ЦИФРОВОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО" Советский патент 1973 года по МПК G06F13/00 

1

Изобретение относится к запоминающим устройствам.

Известно цифровое вычислительное устройство, содержащее оперативный магнитный накопитель с линейной выборкой, к разрядным шинам чтения которого подключены усилители считывания, а выходы усилителей подсоединены к первым входам поразрядных схем сдвига «И, вторые входы которых объединены и подключены к блоку управления; разрядные формирователи записи и считывания, выходы которых подключены к соответствующим шинам записи и считывания накопителя; адресный дешифратор, выходы которого (Подсоединены к первым входам соответствующих адресных схем «И, выходы которых через адресные формирователи записи и считывания подключены к адресным щинам записи и считывания соответственно; триггерный регистр слова и логические схемы «ИЛИ.

Описываемое устройство отличается от известного тем, что о.но содержит в каждом разряде первый и второй элементы задержки, входы которых подключены соответственно к выходу усилителя считывания и к выходу схемы сдвига «И данного разряда, выходы первых элементов задержки соединены через схемы «И с нулевыми и единичными входами триггеров регистра слова, выходы которых подключены к первым входам разрядных схем «И, вторые входы которых соединены с соответствующими выходами блока управления, связанными со входами управляющих

схем «ИЛИ, выходы которых подключены ко вторым входам соответствующих адресных схем «И, выходы схем «И сдвига соединены со входами схемы «ИЛИ, выход и дополнительный вход которой подключены к блоку управления, выходы элементов задержки второй группы подключены к единичным входам триггеров регистра слова. Это позволяет упростить устройство, повысить его быстродействие и надежность.

Иа чертеже изображена блок-схема цифрового вычислительного устройства.

Устройство содержит оперативный магнитный накопитель / с линейной выборкой, числовые линейки 2 которого выполнены на тороидальных сердечниках 3 с ППГ и прошиты адресными шинами залиси 4, адресными .шинами считывания 5, разрядными шинами записи 6, разрядными шинами чтения 7 и разрядными шинами считывания 8, усилители

считывания 9, выходные схемы «И 10, поразрядные схемы сдвига «И //, первые элементы задержки 12, схема нулевого входа «И 13, схемы единичного входа «И 14, вторые элементы задержки 15, триггеры 16 регистра слова 17, разрядные схемы «И /8, разрядные схемы «ИЛИ 19, разрядные формирователи считывания 20, разрядные формирователи записи 21, логические схемы «ИЛИ 22, адресные формирователи записи 23, адресные .формирователи считывания 24, адресные схемы «И 25, адресный дешифратор 26 со входами 27, схему «ИЛИ 28, логические схемы «ИЛИ 29, управляющий триггер 30, элемент задержки 31, элемент зап,рета 32, выходы 33 схем «И 10, входы 34, выходы 35- 54 1блока управления 55. Устройство работает следующим образом. В исходном состоянии в регистре слова 17 хранится входное слово х(Хп,..., Xi,..., Xi), а в каждой числовой линейке 2 накопителя 1 - некоторое слово г/(г/„,..., уг,. .., yi), где Xi - i-ый разряд входного слова, хранящийся в i-OM триггере 16 регистра слова 17;

Уг - t-ый разряд слова, хранящийся в t-OM сердечнике 3 данной числовой линейки 2 нако-пителя 1; п - количество разрядов. Xi l-разрядные сигналы возбуждения с прямых выходов триггеров 16, находящихся в состоянии Pi - реализуемая i-ым тороидальным сердечником 3 избранной числовой лииейки 2 переключающая функция, значение которой соответствует состояниям этого сердечника после воздействия на «его разрядного сигнала Хг или Хг лри УСЛОВИИ, ЧТО исходное состояние сердечника соответствовало значению r/ij

qi - реализующ,ая i-ым тороидальным сердечником 5 избранной числовой линейки 2 переключательная функция, значение которой получается на t-ой разрядной щине чтения 7 в момент воздействия разрядного сигнала Xi или Xi - на данный сердечник 3 с исходным состоянием г/г, причем единичному значению функции qi соответствует наличие импульсного сигнала на i-ой разрядной щине чтения 7, а нулевому - его отсутствие; Гг - переключающая функция, реализуемая в 1-ом триггере 16 (регистра слова 17 после воздействия на его нулевой или единичный вход сигналов с с первого элемента задержки 12. Операция над входным словом и словом в выбранной числовой линейке выполняется при поступлении соответствующих сигналов на щины 35--51 блока управления 55. Временная задержка вторых элементов задержки больше, чем первых.

Суммирование происходит следующим образом.

Сигнал начала операции поступает с шины 43 на вход элемента задержки 31 и далее через логические схемы «ИЛИ 29 на управляющие щины 48 и 5(9. При этом с единичных выходов тех триггеров 16 регистра 17 слова,

которые находятся в состоянии «Ь, через разрядные схемы «И 18 и разрядные схемы «ИЛИ 19 на входе разрядных формирователей записи 21 проходят разрядные сигналы возбуждения Одновременно через логическую схему «ИЛИ 22 и адресную схему «И 25 возбуждается адресный формирователь записи 23 той числовой линейки 2, которая выбрана адресным дешифратором 26.

Под действием разрядных и адресных полутоков записи сердечники 3 тех разрядов, в которых Xi-l переходят в «1, а сердечники разрядов, в которых , остаются в исходном состоянии, т. е. в каждом разряде

выбранной числовой линейки сердечники принимают состояния, соответствующие результату логической операции дизъюнкции pi - . Одновременно на каждой разрядной шине чтения 7 появляется сигнал, соответствующий выполнению в данном разряде операции запрета i XjAz/i. Эти сигналы, прощедшие через усилитель чтения 9, задерживаются первыми элементами задержки 12 на время тг и через схемы «И нулевого входа 13 поступают на нулевой вход триггеров 16 регистра слова 17, В результате на регистре 17 реализуется операция конъюнкции

.

Через время та на выходе элемента задержКИ: 31 появляется сигнал, который устанавливает унравляющий триггер 30 в «1 и через схему «ИЛИ 28 поступает на вход элемента задержки 31. Сигнал с выхода управляющего триггера 30 через логические схемы «ИЛИ

29 подается на выходы блока управления 44, 48 и 51. При этом с единичных выходов тех триггеров 16 регистра слова 17, которые находятся в состоянии «1, через разрядные схемы «И 18 и разрядные схемы «ИЛИ 19

на входы разрядных формирователей считывания 20 проходят разрядные сигналы возбуждения Xi и одновременно через логическую схему «ИЛИ 22 и адресную схему «И 25 возбуждается адресный формирователь считывания 24 той же выбранной числовой линейки. Иод действием разрядных и адресного полутоков считывания сердечники 3 тех разрядов, в которых Xi-, т. е. Хг 0, остаются в исходном состоянии, а сердечники 3 тех разрядов, в которых Xi, переходят в состояние «О. При этом на щинах чтения 7 тех сердечников 3, в которых у, появляются сигналы, которые, пройдя через усилители

чтения 9, задерживаются на время TI первыми элементами задержки 12 и поступают через схемы «И нулевого входа ,13 на нулевые входы триггеров 16 регистра слова 17. Сигналы с выходов усилителей чтения 9 через открытые схемы сдвига «И 11 и схему «ИЛИ 28 поступают также на вход элемента за держки 31 и на вход элемента запрета 32 Кроме того, со схем сдвига «И 11 через вторые элементы задержки 15 сигналы, задержанные на время Т2, поступают на единичные

входы триггеров 16 регистра слова /7 соседних старших разрядов, устанавливая их в состояние «1. При , если в этих разрядах в выбранной числовой линейке 2 сердечник 3 находится в состоянии «1, он под действием разрядного и адресного полутоков переходит в состояние «О, а на шине чтения 7 этого разряда появляется сигнал, который усиливается усилителем чтения 9 и через открытые схемы сдвига «И 11 и схему «ИЛИ поступает на вход элемента задержки 31 и на вход элемента запрета 32, который запрешает прохождение сигнала с элемента задержки 31 на нулевой вход управляющего триггера 30.

Кроме того, сигналы с усилителей чтения 9, задержанные на время TI первыми элементами задержки 12, поступают через схемы нулевого входа «И 13 на нулевые входы триггеров 16 данного разряда, а сигналы, задержанные на время тг вторыми элементами задержки 15, поступают на единичные входы триггеров 16 соседних старших разрядов. При этом, если ВНОВЬ окажется, что в каких-то разрядах Xi-l и , сердечник 3 этого разряда выбранной числовой линейки 2 перемагничивается в «О, на шинах чтения 7 появляются сигналы, и процесс повторяется. Если же во всех разрядах, где Хг, сердечники 3 выбранной числовой линейки находятся в состоянии «О, сигналы на шинах чтения 7 не появляются, отсутствует также зап,рет на элементе запрета 32, и сигнал с элемента задержки 31 через элемент запрета 32 поступает на нулевой вход управляюш его триггера 30, устанавливая его в состояние «О. На этом оканчивается второй цикл обращения к ЗУ, длительность которого зависит от количества сквозных переносов. Сигнал с выхода элемента задержки 32 через логические схемы «ИЛИ 29 выдается на управляющие шины 48 и 50. В результате в третьем 0:бращении к ЗУ, как и в первом, в выбранной числовой линейке 2 выполняется операция дизъюнкции .между операндами в числовой линейке 2 и в регистре слова 17, получившимися в результате выполнения второго обраш,ения в ЗУ. При этом в выбранной числовой

линейке оказывается результат суммирования между исходны.ми операндами xi и t/t.

По аналогии с суммированием .может выполняться операция счета. Логические операдии и операция сдвига выполняются при подаче сигналов на выходы 55-51 блока управления 55.

Предмет изобретения

Цифровое вычислительное устройство, содержащее оперативный магнитный накопитель с линейной выборкой, к разрядным шинам чтения которого подключены усилители считывания, выходы которого подсоединены к

первым входам поразрядных схем «И сдвига, вторые входы которых объединены и подключены к блоку управления; разрядные формирователи записи и считывания, выходы которых подключены к соответствующим шинам записи и считывания накопителя; адресный дешифратор, выходы которого подсоединены к первым входам соответствующих адресных схем «И, выходы которых через адресные формирователи записи и считывания подключены к адресным шинам записи и считывания соответственно; триггерный регистр слова и логические схемы «ИЛИ, отличающееся те.м, что, с целью упрощения устройства и повышения его быстродействия,

оно содержит в каждом разряде первый и второй элементы задержки, входы которых подключены соответственно к выходу усилителя считывания и к выходу схемы «И сдвига данного разряда, выходы первых элементов задержки соединены через схемы «И с нулевыми иединичны.ми входами триггеров регистра слова, выходы которых подключены к первым входам разрядных схем «И, вторые входы которых соединены с соответствующими выходами блока управления, связанными со входами управляющих схем «ИЛИ, выходы которых подключены ко вторым входам соответствующих адресных схем «И, выходы схем «И сдвига соединены со

входами схемы «ИЛИ, выход и дополнительный вход которой подключены к блоку управления, выходы элементов задержки второй группы подключены к единичным входам триггеров регистра слова. ilHM

ьЦгШИШЬ-j:::11H1-кr