Побайтный преобразователь из двоичного в двоично-кодированное остаточное представление Советский патент 1974 года по МПК G06F5/02 

1

Изобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительных машин и устройств, функционирующих в системе остаточных классов (СОК).

Известные преобразователи из двоичного в двоично-кодированное остаточное представление, основанные на помодульном суммировании поразрядных остаточных представлений с помощью каскадного соединения групп одноразрядных сумматоров, требуют для хранения остаточных представлений массивных запоминающих устройств и их р-тактного сложения по модулям, где р -число двоичных разрядов.

Цель изобретения - упрощение преобразователя и повыщение его быстродействия.

Это достигается тем, что выходы дешифратора, соответствующие трем младшим разрядам байта, соединены с первыми входами всех табличных схем сложения, выходы дешифратора, соответствующие четырем старшим разрядам байта, соединены через первую группу диодных сборок со вторыми входами, а через вторую группу диодных сборок - с третьими входами соответствующих табличных схем сложения, а щина четвертого, младшего, разряда байта соединена с третьими ключевыми входами всех табличных схем сложения.

2

В предлагаемом преобразователе ислользуется помодульное суммирование остаточных представлений, соответствующих целым байтам, а не отдельным двоичным разрядам в вычислительном устройстве или АУ ЭВМ, функционирующих в СОК, причем остаточное побайтное представление корректируется умножением на величину, постоянную для каждого байта:

llUr ,. . ,.

,. ,

(mrt-bm модуль СОК).

Для конкретного машинного множества взаимно простых модулей 25, 27, 29, 31, 32 эти величины Соответствуют;

для mod 25 :1,6,11,16,21, 1,611;

для mod 27 :1,13,7,10,22,16,19,4;

для mod 29 :1,24,25,20,6,28,9,13;

для mod 31 :1,8,2,16,1,8,2,16.

Побайтные преобразования по mod 32 выполняются с помощью только логических операций. Собственно однотактное побайтное преобразование реализуется с помощью объединения; модифицированных табличных схем

остаточного сложения, где в качестве входных операндов фигурируют остаточные представления соответственно четырех младших и четырех старших разрядов байта.

Таким образом, используя модифицированные табличные схемы остаточного сложения в побайтном преобразователе совместно с одноактными табличными схемами остаточного сложения и умножения в АУ ЭВМ в СОК, быстродействие операции преобразования увеличивается почти втрое.

На фиг. 1 представлена функциональная схема предлагаемого побайтного преобразователя из двоичного в двоично-кодированное остаточное представление; на фиг. 2 - функциональная схема поиска в группе неравнозначных мест с последующим декодированием; на фиг. 3 - таблица сложения но модулю 29 для побайтного преобразователя, при этом на фит. За - исходная таблица; на фиг. 36 - модифицированная таблица.

Побайтный преобразователь содержит дешифратор 1, две группы диодных сборок 2 и 3, модульные табличные схемы 4 остаточного сложения, которые, в свою очередь, состоят из транзисторных формирователей 5, транзисторных ключей 6, координатно-узловых трансформаторов 7, импульсных диодов 8, пассивной кодовой линейки (ПКЛ) 9, усилителей 10 считывания, интегральных ключевых схем 11, входы 12 которых подключены к четвертому разряду байга. Выходы дешифратора 1, соответствующие первым трем младших разрядов байта, являются общими для всех табличных схем 4 остаточного сложения и подключены ко входам 13 транзисторных формирователей 5. Выходы первой группы диодных сборок 2 подключены ко входам 14 интегральных ключевых схем 11, а выходы второй группы диодных сборок 3 - ко входам 15 транзисторных ключей соответствующих табличных схем еложения побайтного преобразователя. Эмиттерные выходы 16 транзисторных формирователей 5 и коллекторные выходы 17 транзисторных ключей 6 соединены друг с другом через первичные обмотки коорди«атно-узловых трансформаторов 7, определяющих только неравнозначные узловые места в базовых квадратах таблицы, и через импульсные диоды 18 интегральных сборок. Вторичные обмотки - координатно-узловых трансформаторов через импульсные диоды 8 интегральных сборок связаны с началом кодовых проводов расшифровки мест в ПКЛ 9, концы которых через интегральные ключевые схемы 11 подключены к общей земляной шине.

Цепь 19 служит для подачи управляющего сигнала (-) на вход дешифратора 1. Ко входам 20 подаются на вход преобразователя восемь разрядов байта; шины 21 являются выходами преобразователя, которые связаны с входными регистрами сумматоров АУ в СОК (на фиг. 1 л 2 не показаны).

Результаты побайтного преобразования по модулю можно задать в виде таблицы остаточного сложения, где в качестве входных

операндов взяты остаточные представления значений четырех младших | и четырех старщих разрядов 116(Оч-15) |т байта (см. фиг. За). Упорядочивая расноложение значений входного операнда, как показано на фиг. 36, т. е. производя перекодировку на выходе дешифратора для этого операнда, приходим к модифицированной таблице остаточного сложения, где, как и в полной таблице сложения, равнозначные значения узлов расположены параллельно побочной диагонали.

Для каждого модуля аппаратурно реализуется табличная схема, «свернутая до величины базового квадрата с учетом диагональной симметрии и микроструктурных свойств арифметических таблиц: однозначности взаимного отображения значений суммы между сходно расположенными квадратными табличными конфигурациями, начиная с базового квадрата со стороной 2 значения операндов и более, и незначительности объема неравнозначных значений суммы в пределах указанных квадратных конфигураций (фиг. 36).

Для оптимальная сторона базового квадрата 2 и максимальное число неравнозначных мест сводится к при этом схемно реализуются только до 75 узлов таблицы, так как в ней содержатся только 5 нетождественных базовых квадратов вместо 256 узлов полной таблицы.

Поскольку остаточное представление для младших разрядов байта на входе 20 преобразователя одинаково для всех модулей (младший модуль гпг, равный 25, больше 15), то «свертка в десятичные номера строк (столбцов) базового табличного квадрата выполняется дешифратором 1 по кодовым шинам 13, а «свертка в кодовые шины номеров групп базовых квадратов - непосредственно но шинам 12 четвертого разряда байта, одновременно для всех табличных схем 4 остаточного сложения. «Свертка в десятичные номера столбцов (строк базового квадрата) и в кодовые шины номеров групп базовых квадратов для операнда, представленного четырьмя старшими разрядами байта, выполняется одновременно для всех табличных схем дешифратором 1 совместно с группами диодных сборок 3, 2 соответственно.

Преобразователь работает следующим образом.

Наличие восьми разрядного двоичного кода на шинах 20 приводит к срабатыванию дешифратора 1 и появлению рабочего потенциала на выходах групп диодных сборок 2, 3, на одной из шин 14, 15, а также на одной из шин 12 для каждой табличной схемы. Наличие потенциалов на кодовых шинах 12, 14 (см. фиг. 1, 2) приводит к срабатыванию одного из ключевых интегральных элементов схемы 11, на выходе которого появляется низкий потенциал.

Рабочие потенциалы по шинам 13 поступают на входы одного из транзисторных ключей 6 для каждой табличной схемы. Р1аличие управляющего сигнала на шине 19 приводиг к срабатыванию дешифратора 1 и появлению импульсного сигнала на кодовых шинах 13, по которым сигнал поступает на вход одного из транзисторных формирователей 5 (для каждой табличной схемы). Таким образом, транзисторы единственного формирователя 5 и ключа 6 в каждой табличной схеме отпираются, и в соответствующей первичной обмотке координационно-узлового трансформатора 7, общей для включенных схем, возникает токовый импульс. Токовый импульс во вторичной обмотке пройдет через один из диодов 8 сборки, который кодовым проводом ПКЛ 9 предварительно выбранной ключевой интегральной схемой 11 подключен к общей земляной шине. С выходов ПКЛ 9 на узел усилителей 10 считывания параллельно поступает группа сигналов, соответствующая единственному коду результата. Предмет изобретения Побайтный преобразователь из двоичного в двоично-кодированное остаточное представление, содержащий дешр1фратор байта, диодные сборки и модульные табличные схемы сложения, отличаюшийся тем, что, с целью упрощения преобразователя и повышения его быстродействия, выходы дешифратора, соответствующие трем младшим разрядам байта, соединены с первыми входами всех табличных схем сложения, выходы дешифратора, соответствующие четырем старшим разрядам байта, соединены через первую группу диодных сборок со вторыми входами, а через вторую группу диодных сборок - с третьими входами соответствующих табличных схем сложения, а шина четвертого разряда байта соединена с третьими ключевыми входами всех табличных схем сложения.

Z1

21

.3a

ijTAiii itb 437067Фиг 35