Индексное устройство процессора быстрого преобразования фурье Советский патент 1975 года по МПК G06F17/14 G06F19/00 

1

Предлагаемое устройство относится к области вычислительной техники .и может, найти применение в специализированных процессорах, реализующих алгоритм быстрого преобразования Фурье (БПФ).

Известно адресное устройство (индексное арифметическое устройство), состоящее из счетчика адресов оперативного запоминающего устройства, итеративного сдвигового регистра и блока логического управления.

Это адресное (индексное) устройство имеет существенный недостаток, заключающийся в том, что оно формирует адреса оперативного ЗУ с фиксированным. . начальным, номером . Этот недостаток ограничивает возможности применения адресного.устройства. Такое устройство не может быть ислользовано, например, в процессах БПФ,. использующих оперативное ЗУ ЭЦВМ, совместно с которыми они работают.. :.

При этом массив данных в ЗУ ЭЦВМ обычно имеет ненулевой.начальный.адрес (Aff.0), так как ячейки ЗУ с-но.мерами А-1,2,3...,, АО являются служебными. Предложенно.е .уст ройство позволяет существенно сократить оборудование процессора БПФ. и .исключить перезаписи больн1их массивов чисел из ЗУ ЭЦВМ в ЗУ процессора БПФ, и наоборот, котооые были бы неизбежны в- тех случаях.

когда преобразуемый массив данных и результаты преобразований являются промежуточными величинами вычислительной программы ЭЦВМ и должны располагаться в ее

5 оперативном ЗУ. Другим недостатком этого устройства является сложность схемы.

Целью изобретения является упрощение устройства при произвольном начальном адресе АО массива преобразуемых данных в опе0 ративном ЗУ.

Для этого в -устройство введен дополнительдый счетчик адресов оперативного запоминающего устройства, счетный вход которого соединен с одноименным входом основного счетчика, с одним из входов блока логического управления и с одним из входов устройства, а вход.приращения дополнительного счетчика соединен с одноименным входом основного счетчика -и с одним из выходов бло0 ка-логического управления, другой выход которого соединен с одним из входов регистра сдвига, . выход которого соединен с другим входом: .блока логического управ.11ен.ия и. .со входом: установки : текущего номера итерации

5 дополнительного счетчика, вход установки начального адреса которого соединен с одноименньш. входом устройства, причем вход числа .итераций дополнительного, счетчика сое динен С; соответствующим входом устройства

0 и другим входом регистра сдвига, а выходы

основного и дополнительного счетчиков подключены к переключателю адресов.

Индексное устройство, представленное на чертеже, состоит из основного I и дополнительного 2 счетчиков адресов оперативного ЗУ, блока 3 логического управления, итеративного сдвигового регистра 4 и адресного переключателя 5; 6 - вход адресного устройства, на который подаются тактовые импульсы; 7, 8 - входы установки начального адреса и числа итераций преобразования соответственно.

Индексное устройство работает следующим образом.

В исходном положении €четчики адресов 1 и 2 и оперативный сдвиговый регистр находятся в нулевом состоянии. Перед началом работы из ЭВЦМ на вход 7 поступает начальный адрес АО в виде параллельного двоичного кода. Этот начальный адрес фиксируется в счетчиках 1 и 2. Затем из ЭЦВМ на вход 8 поступает число итераций преобразования I в виде единицы в г-м разряде. (В случае преобразования массива из 16 ординат чнсло итераций t -4, поэтому код i будет содержать единицу в четвертом разряде). Число итераций i фиксируется в виде единицы в i-M разряде итеративного сдвигового регистра 4. Кроме того, единица кода i поступает в счетчик адресов 2, в результате ч№о число в нем увеличивается на 2- 8. Поскольку длина массива преобразуемых чисел и число итераций связаны соотношением , то увеличение числа в счетчике адресов 2 на 8 будет соответствовать увеличению на половину длины массива .

При подаче тактовых импульсов на вход 6 числа в счетчиках адресов 1 и 2 оперативного ЗУ будут синхронно возрастать с постоянным сдвигом на /г/2 8. В каждом такте адресный переключатель 5 выдает числа на выход адресного устройства поочередно из первого и из второго счетчика.

Тактовые импульсы со входа 6 поступают также в блок 3 логического управления, работающий по принципу управляемой кольцевой пересчетной схемы. При первой итерации режим работы блока 3 таков, что первый адрес табличного ЗУ на его выходе появляется только в конце итерации, вследствие чего комплексный коэффициент, находящийся в табличном ЗУ по первому адресу, уже не участвует в вычислительных операциях.

В момент окончания первой итерации счетчики адресов 1 и 2 устанавливаются в нулевое состояние, после чего в них вновь фиксируется начальный адрес АО, поступающий из ЭЦВМ. Затем блок 3 логического управления вырабатывает импульс сдвига, который поступает в итеративный сдвиговый регистр 4 и сдвигает находящуюся в нем единицу из i-ro разряда в (t-1)-й разряд. В момент этого сдвига возникает импульс переноса, который поступает в счетчик 2 и увеличивает находящееся в нем число АО на . На этом

заканчивается подготовка ко второй итерации преобразования.

Во время второй итерации 4iic;ia н счетчиках 1 и 2 синхронно возрастают с постоянным сдвигом на четверть длины массива . Перед появлением очередной пары чисел блок 3 логического управления вырабатывает код адреса табличного ЗУ, равный единице. Одновременно с этим блок 3 задает в счетчики

1 и 2 приращение числа, равное .

Перед началом третьей итерации в момент сдвига единицы из (i-1)-го разряда сдвигового регистра 4 в (i-2)-и разряд в счетчик адресов 2 засылается число, равное ,

которое суммируется с начальным адресом. В процессе выполнения этой итерации блок 3 логического управления вырабатывает коды адресов табличного ЗУ после формирования каждой четверти последовательности чисел в счетчиках адресов 1 и 2. В эти моменты блок выдает импульсы, которые образуют приращения чисел в счетчиках 1 и 2, равные

rt/8a 2.

Особенностью четвертой итерации является, то что перед ее началом в счетчик адресов 2 засылается число, равное , а в процессе выполнения итерации блок 3 логического управления вырабатывает коды адресов табличного ЗУ после каждой пары чисел

в счетчиках адресов 1 и 2. Одновременно с выдачей этих кодов блок логического управления засылает в счетчики адресов приращения, равные rt/16 1. После окончания последней (в нашем примере - четвертой) итерации блок 3 логического управления выдает в итеративный сдвиговый регистр 4 импульс сдвига, который сдвигает единицу в нулевой разряд этого регистра. Сигнал с выхода нулевого разряда

служит признаком окончания преобразования.

Предмет изобретения

Индексное устройство процессора быстрого преобразования Фурье, содержащее счетчик адресов оперативного запоминающего устройства, итеративный сдвиговый регистр,

блок логического управления, отличающееся тем, что, с целью упрощения устройства, оно содержит дополнительный счетчик адресов оперативного запоминающего устройства, счетный вход которого соединен с

одноименным входом основного счетчика, с одним из входов блока логического управления и с одним из входов устройства, а вход приращения дополнительного счетчика соединен с одноименным входом основного счетчика и с одним из выходов блока логического управления, другой выход которого соединен с одним из входов регистра сдвига, выход которого соединен с другим входом блока логического управления и.со входом установки

текущего номера итерации дополнительного

счетчика, вход установки начального адреса которого соединен с одноименным входом устройства, причем вход числа итераций дополнительного счетчика соединен с соответствующим входом устройства и другим входом регистра сдвига, а вь1ходы основного и дополнительного счетчика подключены к переключателю адресов.

С 0АдресаmaSfl.diJ

7

-0

Сдбиг

конец преобр.