ЧАСТОТНО-ФАЗОВЫЙ ДИСКРИМИНАТОР Российский патент 2011 года по МПК H03D13/00 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в качестве логического элемента сравнения частоты следования импульсов задающего генератора, определяющего частоту вращения двигателя в дискретных астатических электроприводах, и частоты следования импульсов датчика обратной связи, расположенного на валу двигателя, а также в других системах фазовой синхронизации.

Известен частотно-фазовый компаратор (а.с. СССР №484621, МКИ⁴ Н03D 13/00, 1975 г.), содержащий блок фазового сравнения, два блокирующих триггера, три элемента И-НЕ и схему логической блокировки, причем входы блока фазового сравнения подключены к клеммам источников контролируемой и эталонной частоты и к входам двух элементов И-НЕ, ко вторым входам которых подключены соответственно единичный и нулевой выходы блока фазового сравнения, а к выходам - первые входы блокирующих триггеров, нулевые выходы которых соединены с их вторыми входами через третий элемент И-НЕ, а единичные выходы - с первым и третьим входами схемы логической блокировки, второй вход которой подключен к нулевому выходу блока фазового сравнения.

Недостатком данного устройства является ненадежная работа при совпадении во времени входных импульсов, что обуславливает сбои блока фазового сравнения и блокирующих триггеров при одновременном приходе импульсов эталонной и контролируемой частот. Работоспособность компаратора в значительной степени зависит от длительности входных импульсов, что определяет необходимость использования на входе компаратора дополнительных формирователей коротких импульсов, усложняющих компаратор.

Наиболее близким техническим решением к заявляемому устройству является частотно-фазовый дискриминатор (а.с. СССР №1589373, МКИ⁵ Н03D 13/00, 1990 г.), содержащий блок фазового сравнения, первый и второй блокирующие триггеры, дешифратор и блок логической блокировки, причем первый и второй входы блока фазового сравнения являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы блока фазового сравнения являются соответственно первым и вторым входами дешифратора, первый и второй выходы которого соединены с информационными входами соответственно первого и второго блокирующих триггеров, тактовые входы которых соединены со вторым входом блока фазового сравнения, при этом выходы первого и второго блокирующих триггеров соединены соответственно с третьим и четвертым входами дешифратора, а также соответственно с первым и третьим входами блока логической блокировки, второй и четвертый входы которого соединены соответственно с первым и вторым выходами блока фазового сравнения, при этом выход блока логической блокировки является выходом частотно-фазового дискриминатора.

Недостатком такого устройства можно считать узкие функциональные возможности, не позволяющие комплексно его использовать в синхронно-синфазном электроприводе для определения как фазовой ошибки импульсов сравниваемых частот, так и угловой ошибки электропривода.

Задачей изобретения являлось расширение функциональных возможностей частотно-фазового дискриминатора (определение как фазовой ошибки импульсов сравниваемых частот, так и угловой ошибки электропривода).

Поставленная задача решена за счет того, что в известный частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, согласно заявляемому техническому решению, введены первый и второй счетчики импульсов, дешифратор, третий триггер, первый и второй цифровые ключи, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения.

Сущность технического решения пояснена чертежами, где на фиг.1 приведена функциональная электрическая схема предлагаемого устройства; на фиг.2 приведен граф работы блока фазового сравнения предлагаемого устройства.

Частотно-фазовый дискриминатор содержит блок фазового сравнения 1, блок логической блокировки 2, блокирующие триггеры 3 и 4, логическое устройство 5, счетчики импульсов 6 и 7, дешифратор 8, триггер 9, цифровые ключи 10 и 11.

Первый и второй входы блока фазового сравнения 1 подключены соответственно к источникам контролируемой f_ос и опорной f_оп частот (являются соответственно первым и вторым входами частотно-фазового дискриминатора), а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки 2, выход которого является первым выходом частотно-фазового дискриминатора, а первый и третий входы подсоединены соответственно к выходам блокирующих триггеров 3 и 4. Информационные входы блокирующих триггеров 3 и 4 подключены соответственно к первому и второму выходам логического устройства 5, а их тактовые входы - к источнику опорной частоты f_оп (ко второму входу блока фазового сравнения 1). Первый и второй входы логического устройства 5 соединены соответственно с первым и вторым выходами блока фазового сравнения 1, а третий и четвертый входы - соответственно с выходами блокирующих триггеров 3 и 4.

Тактовый вход С счетчика импульсов 6 подключен к источнику опорной частоты f_oп (ко второму входу блока фазового сравнения 1), вход сброса R подключен к источнику частоты следования импульсов угловой привязки F_оп (является третьим входом частотно-фазового дискриминатора), а выходы подключены к информационным входам D счетчика импульсов 7. Первый и второй входы дешифратора 8 соединены соответственно с первым и вторым выходами блока фазового сравнения 1, а первый и третий выходы подключены соответственно к информационному входу триггера 9 и первому входу цифрового ключа 11. Тактовый вход триггера 9, объединенный со вторым входом цифрового ключа 10, подключен к источнику опорной частоты f_oп (ко второму входу блока фазового сравнения 1), а выход - к первому входу цифрового ключа 10. Второй вход цифрового ключа 11 подсоединен к источнику частоты обратной связи f_ос (к первому входу блока фазового сравнения 1), а выход - к входу вычитания импульсов счетчика импульсов 7. Вход суммирования импульсов счетчика импульсов 7 подключен к выходу цифрового ключа 10, а выход является вторым выходом частотно-фазового дискриминатора.

Частотно-фазовый дискриминатор работает следующим образом.

Импульсы опорной f_оп и контролируемой f_ос частот поступают на вход блока фазового сравнения 1, осуществляющего подсчет числа импульсов частоты f_ос между двумя импульсами частоты f_оп от начального значения 00 с насыщением в состоянии 10. Работа блока фазового сравнения 1 поясняется с помощью графа переходов. При приходе импульса частоты f_оп при любом предыдущем состоянии выходов блока фазового сравнения 1 появляются низкие уровни сигналов (логические 0) на первом и на втором Н его выходах. При последующем приходе импульса частоты f_ос на первом выходе блока фазового сравнения 1 появляется высокий уровень сигнала (состояние 01 на графе переходов блока фазового сравнения 1). При приходе еще одного импульса частоты f_ос на втором выходе блока фазового сравнения 1 появляется высокий уровень сигнала Н (состояние 10 на графе переходов блока фазового сравнения 1).

Блокирующие триггеры 3 и 4 служат для формирования сигналов индикации режимов работы частотно-фазового дискриминатора. Эти сигналы используются для работы логического устройства 5 и блокировки выходного сигнала блока фазового сравнения 1 с помощью блока логической блокировки 2. При этом высокий уровень сигнала П на выходе блокирующего триггера 3 соответствует режиму фазового сравнения частотно-фазового дискриминатора при f_ос≈f_оп, высокий уровень сигнала Т на выходе блокирующего триггера 4 - режиму насыщения при f_ос>f_оп, а низкие уровни сигналов П и Т - режиму насыщения при f_ос<f_оп. В момент прихода импульса частоты f_оп в блокирующие триггеры 3 и 4 записывается информация о текущем режиме работы частотно-фазового дискриминатора, формируемая на выходах логического устройства 5 в зависимости от текущих значений выходных сигналов блока фазового сравнения 1 и блокирующих триггеров 3 и 4.

Блок логической блокировки 2 служит для формирования выходного сигнала в соответствии с логической функцией , где - выходной сигнал с первого выхода блока фазового сравнения 1; Н - выходной сигнал со второго выхода блока фазового сравнения 1, соответствующий приходу двух или более импульсов контролируемой частоты f_ос между двумя импульсами опорной частоты f_оп; П - выходной сигнал блокирующего триггера 3; Т - выходной сигнал блокирующего триггера 4.

Режиму фазового сравнения частотно-фазового дискриминатора соответствует наличие низких уровней сигналов Н и Т и высокого уровня сигнала П, который с выхода блокирующего триггера 3 проходит на блок логической блокировки 2, разрешая прохождение сигнала с выхода блока фазового сравнения 1 на выход устройства. В режиме фазового сравнения сигнал представляет собой последовательность импульсов, период следования которых равен периоду опорной частоты f_оп, а длительность пропорциональна величине фазового рассогласования импульсов сравниваемых частот f_оп и f_ос.

В режимах насыщения частотно-фазового дискриминатора на первый вход блока логической блокировки 2 поступает низкоуровневый сигнал П с выхода блокирующего триггера 3. В этом случае на выходе блока логической блокировки 2 появляется высокий уровень сигнала γ в режиме насыщения при f_ос<f_оп или низкий уровень сигнала γ в режиме насыщения при f_oс>f_оп.

Логическое устройство 5 в зависимости от состояния выходов блока фазового сравнения 1 и блокирующих триггеров 3 и 4 формирует сигналы текущего режима работы, поступающие на информационные входы этих триггеров и записываемые в них в момент прихода импульса частоты f_оп.

Работа логического устройства 5 поясняется с помощью таблицы 1.

Дешифратор 8 предназначен для выделения состояний блока фазового сравнения 1, соответствующих приходу 0 или 2 и более импульсов частоты f_ос между двумя соседними импульсами частоты f_oп. Работа дешифратора 8 поясняется таблицей 2.

Второй у₂ и четвертый у₄ выходы дешифратора 8 в работе частотно-фазового дискриминатора не используются.

При приходе импульса частоты f_оп на выходах блока фазового сравнения 1 формируется код 00 (соответствующий низким уровням сигналов и Н), поступающий на входы х₁ и х₂ дешифратора 8. В результате на первом выходе дешифратора 8 появляется сигнал логической 1, поступающий на информационный вход D D-триггера 9. Если в этот момент повторно приходит импульс частоты f_оп, то в D-триггер 9 записывается логическая 1, несущая информацию о том, что между двумя соседними импульсами частоты f_оп не прошло ни одного импульса частоты f_ос.

Если после прихода на второй вход блока фазового сравнения 1 импульса частоты f_oп на первый его вход пришли два или более импульсов частоты f_оc, то на его выходе формируется код 10 (соответствующий низкому уровню сигнала и высокому уровню сигнала H), поступающий на входы x₁ и x₂ дешифратора 8. В результате на третьем выходе дешифратора 8 появляется сигнал логической 1, несущий информацию о том, что между двумя соседними импульсами частоты f_оп прошло два или более импульсов частоты f_ос.

Выходной сигнал D-триггера 9 и сигнал с третьего выхода дешифратора 8 используются для управления цифровыми ключами 10 и 11 соответственно, выполненными на основе двухходовых элементов И. На информационные входы цифровых ключей 10 и 11 поступают импульсы частот f_oп и f_ос соответственно, которые при высоком уровне управляющего сигнала проходят на выходы цифровых ключей 10 и 11. Далее эти импульсы проходят на суммирующий (+1) и вычитающий (-1) входы счетчика импульсов 7, обеспечивая корректировку сигнала угловой ошибки на его выходе на интервале времени между двумя соседними импульсами F_oс. При этом записанный в счетчик импульсов 7 двоичный код увеличивается или уменьшается на 1, что соответствует изменению угловой ошибки электропривода на величину углового расстояния между соседними метками импульсного датчика частоты вращения электропривода , где z - количество меток импульсного датчика частоты вращения.

Счетчик импульсов 6 предназначен для определения сигнала угловой ошибки электропривода путем подсчета импульсов опорной частоты f_оп между импульсом угловой привязки F_oп и импульсом F_ос с выхода датчика положения электропривода. Счетчик импульсов 6 сбрасывается в ноль при приходе импульса угловой привязки F_оп на вход сброса R. Далее при приходе каждого импульса частоты f_оп на тактовый вход С значение двоичного кода на выходах счетчика импульсов 6 увеличивается на единицу. Двоичный код с выходов счетчика импульсов 6, пропорциональный угловой ошибке, поступает на информационные входы D счетчика импульсов 7 и записывается в него при приходе импульса F_ос с выхода датчика положения электропривода. На интервале времени между двумя соседними импульсами F_ос корректировка записанного в счетчик импульсов 7 по импульсу F_ос сигнала угловой ошибки осуществляется с помощью импульсов с выходов цифровых ключей 10 и 11.

Частотно-фазовый дискриминатор может находиться в трех основных режимах работы: насыщения при f_ос<f_оп (соответствует работе электропривода в режиме разгона), фазового сравнения при f_ос≈f_оп (соответствует работе электропривода в синхронном режиме) и насыщения при f_ос>f_оп (соответствует работе электропривода в режиме торможения). Переход из режима в режим синхронизирован по импульсам опорной частоты f_оп. В каждом режиме работы осуществляется подсчет числа импульсов контролируемой частоты f_ос между двумя импульсами опорной частоты f_оп.

При приходе двух подряд импульсов частоты f_ос между двумя соседними импульсами частоты f_оп происходят следующие изменения в работе частотно-фазового дискриминатора:

а) из режима насыщения при f_ос<f_оп (разгон электропривода) происходит переход в режим фазового сравнения при f_ос≈f_оп (синхронный режим работы электропривода);

б) из режима фазового сравнения происходит переход в режим насыщения при f_ос>f_оп (торможение электропривода);

в) режим насыщения при f_ос>f_оп сохраняется.

При отсутствии импульсов частоты f_ос между двумя соседними импульсами частоты f_оп изменение режима работы происходит в обратном порядке.

В любом режиме работы частотно-фазовый дискриминатор позволяет непрерывно определять угловую ошибку электропривода. С этой целью определяется начальное значение угловой ошибки путем подсчета количества импульсов частоты f_оп между импульсом угловой привязки F_оп и импульсом F_ос с выхода датчика положения электропривода. Полученное значение сохраняется в выходном реверсивном счетчике импульсов. Далее это значение корректируется в моменты прихода двух импульсов одной частоты между двумя соседними импульсами другой частоты на величину углового расстояния между соседними метками импульсного датчика частоты вращения электропривода. В результате на выходе реверсивного счетчика импульсов непрерывно формируется текущее значение угловой ошибки электропривода.

Таким образом, предлагаемое техническое решение позволяет расширить функциональные возможности частотно-фазового дискриминатора за счет введения в него двух счетчиков импульсов, дешифратора, триггера и двух цифровых ключей, что позволяет наряду с определением ошибки фазового рассогласования импульсов сравниваемых частот определять угловую ошибку синхронно-синфазного электропривода.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в системах фазовой синхронизации. Достигаемый технический результат - расширение функциональных возможностей частотно-фазового дискриминатора путем определения как фазовой ошибки импульсов сравниваемых частот, так и угловой ошибки синхронно-синфазного электропривода. Частотно-фазовый дискриминатор содержит блок фазового сравнения (1), блок логической блокировки (2), блокирующие триггеры (3), (4), логическое устройство (5), два счетчика импульсов (6, 7), дешифратор (8), триггер (9) и два цифровых ключа (10, 11). 2 ил., 2 табл.

Частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, отличающийся тем, что в него введены первый и второй счетчики импульсов, дешифратор, третий триггер, первый и второй цифровые ключи, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того, первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения.