Мультипроцессорное вычислительное устройство с параллельной обработкой информации Советский патент 1975 года по МПК G06F17/16 G06F15/00 

(54) МУЛЬТИПРОЦЕССОРНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО С ПАРАЛЛЕЛЬНОЙ ОБРАБОТКОЙ ИНФОРМАЦИИ

дешифратор сдвига, первый выход которого соединен с первым входом блока формирования адреса, второй выход соединен с уп равляюшими входами блоков управляемого переменного сдвига информации, включенными между выходами и входами одноимен ных блоков прямой инверсной передачи и приемных регистров, а вход подключен к первому выходу счетчика итераций, вход которого соединен со вторым вьссодом распределителя тактовых импульсов, а второй вьсход - с входом триггера переполнения счетчика итераций, выход которого соединен со вторым вхЬдом блока формирования адреса и соответствующими входами блоков постоянного сдвига информации процессоров обработки линейных координат вектора, первые выходы выходных регистров каждого из которых соединены с информационными входами блоков прямой инверсной передачи противоположного процессора обработки линейных координат вектора, вторые выходы выходных регистров процессоров обработки линейных и угловых координат соединены со вторым входом блока управления инвертированием.

На фиг. 1 дана блок-схема мультипрОгцессорного в-ычислительного устройства с параллельной обработкой информации; на фиг. 2 - функциональные схемы блока постоянного сдвига информации, приемного регистра и блока управляемого переменно- : ГО сдвига информации.

Устройство содержит процессоры 1

и 1 обработки линейных координат вектора, процессор 2 обработки угловой координаты векторй, блок 3 постоянной памяти, генератор импульсов 4, распределитель тактовых импульсов 5, счетчик итераций 6, триггер 7 переполнения счетчика ите.раций, дешифратор сдвига 8, блок 9 формирования адреса, блок 1О управления HHвертированием и вход 11 задания типа операции.

Процессоры 1 о обработки линейJных координат вектора содержат, соответственно, выходные регистры 12 и 12„,

буферные регистсумматоры 13.. и 13, 1

ры 14 и 14 , блоки 15 и 15 постоянного сдвига информации, приемнью регистры 16 и 16 , блоки 17.. и 17„ уп- .

-L }JL

равляемого переменного сдвига информации и блоки 18 и 18 прямой инверсной передачи.

Процессрр 2 обработки угловых координат вектора содержит выходной регистр 12 , сумматор 13 , буферный регистр

14о приемный регистр 16 и блок пряс.3

мой - инверсной передачи 18 .

о

Блок 15 постоянного сдвига информации содержит элементы ИЛИ 19, элементы 20 и 21, шину 22 формирования обратного кода числа в старших разрядах, шину 23 разрешения постоянного сдвига информации и ши1гу 24 разрешения вьщачи

информации без сдвига.

Приемный регистр 16 содержит триггеры 25,

Блок 17 управляемого переменного сдвига информации содержит элем.енты ИЛИ

26, элементы И 27-31, шины 32-35 I разрешения приема информации со сдвигом на О, IP 2 и 3 разряда, соответственно, ШИНЫ 36-38 разрешения записи единиц в Is 2 и 3 разряды, соответственно, и ши-

ну 22 формирования обратного кода числа в старших разрядах.

Рассмотрим работу устройства на примере вычисления элементарной функции поворот вектора с использованием алгоритма переменных приращений (алгоритма Вольдера).

Алгоритм Вольдера - это итерационный вычислйтелькьгй процесс с фиксироваш1ым количеством итераций fl , которые произ-

водятся над. векторами, заданными своими координатами х , у } в декартовой систе ме координат Поворот вектора на угол (/ в диапазоне -180Я$а$+180° осуществляется с помощью серии последовательных

поворотов на заранее предрассчитанные углы (О/} , значения которых, пропорциональны числу 2 в отрицательней степени согласно вьгражению

, -ft-а)

a -ttfC J 2 АЛЯ , (jL)

где i -номер очередного поворотного шага, т. е, номер итераций.

Первый поворот всегда осуществляется

на + 9О , а второй - на +45° и т. д. Вектор поворачивается на базисную последовательность углов 0. в таком направлении, чтобы суммарное значение угла СГ

определяемое выражением (2), стремилось к .нулю, т. е. а - о

,(. ,(2)

где . i 1 и характеризует направление по ворота,

Значение определяется выражением

r si9fi (a-ire-a;). (3)

/ 1 С каждым поворотом текущие значения координат вектора определяются согласно выражениям. X -V e-v Vi Л/ ,. ,, V. -У.. . (4) Ji+l Ji - t Из приведенных выражений видно, что для получения текущих координат необходимо к предьщущему значению прибавить (или вычесть) сдвинутое значение ординаты или абсциссы, а управление вычислительных процессов осуществляется по знаку угла ei si9n{a ; . в таблице для восьмиразрядного мульти процессора приведен пример вычисления координат вектора, заданного своими проек циями .07(1.11101101); j 0.5 (О.ЮОрОООО), который необходимо а повернуть на угол i xic (O.llOlOOOO). обработки линейных В процессоре 1 координат вектора вычисляют текущие значения ординаты у ; в процессоре 1 об работки линейных координат вектора - абсциссы X , а в процессоре 2 обработки угловой координаты вектора вычисляется Значения угловых констант значение Qi Of хранятся в блоке 3 постоянной памят и записываются в приемный регистр 16 процессора 2 обработки угловой координаты вектора в процессе выполнения каждой итерации. В исходном состоянии буферные регист 14„ и приемные регистры рЫ 14.|, 14 о 16 16 и 1в находятся в нулевом со- стоянии, а в выходные регистры 12. 12 и 12 записьюаются первоначальные 2 о значения У, х и (X , соответственно. Если знак числа, находящегося в вьтгходном регистре 12„, положителен, то в следующей итерации в процессоре 1. обработки линейных координат вектора должна выполняться операция сложения, а в 1 обработки линейных коорди- процессоре с нат вектора и процессоре 2 обработки угловой координаты вектора - операция вычитания. Если же знак числа в выходном регистре 12„ отрицателен, то в процессоре 1 обработки линейных координат вектора должна выполняться операция вььчитания, а в процессоре 1 обработки линейных координат вектора и процессоре 2 обработки угловой координаты вектора операция сложения. Управляющие сигналы j для выполнения указанных операций вы- рабатьшает блок 1О управления цнвертиро-; ванием. По первому временному такту t содержимое выходных регистров 12... 12 1 - 2 в буферные регистры и 12 передается соответственно. В 14,, 14 и 14, Г 2 3 приемный регистр 16 записывается угловая константа С( из блока 3 постоя ной . памяти с учетом сигнала блока 10 управления инвертированием. Из выходных регистров 12 и 12 пpoиv3вoдитcя прямая или инвертированная запись числа со сдвигом в соответствующий приемный регистр 16„ и 16, с последующим поступлением его на соответствующий сумматор 13, и 13 , на выходе которых получается результат операции, который по второму вре-, манному такту f записьшается в соответствующие выходные регистры 12 и 12. Рассмотрим 1 более подробно процесс переписи числа из выходного регистра 12 в приемный регистр 16 и на сумматор 13 . Учитывая, что наименование операции сложения или вычитания в t. +1 итерации определяется знаком числа выходного регистра 12 „, полученного в / -ой итеt--Орации, то из выходного регистра 12 в приемный регистр 16 осуществляется прямая или инвертированная запись числа. Если перепись числа осуществляется без сдвига, то на шину разрешения приема информации со сдвигом на О разрядов 32 подается разрешающий потенциал и сигналы через элементы -И 28 и ИЛИ 26 поступают на парафазлый вход триггера 25 соответствующего разряда, переключая его в или О. С выхода триггера 25 снтнал через элементы И 2О, ИЛИ 19 поступает на вход сумматора 13, при условии, что на шине разрешения выдачи информации без сдвига 2 4 имеется разрощающий потенгдиал. Если перепись числа осуществ;тяг тся со сдвигом на К разрядов 1 К А (в нашем случае 1$ К 43), то па соответствующую шину 33, 34 или 35 рпз|1ош ния приема информации со сдвигом 1, 2

и 3 разряда подается разрешающий потенциал и сигналы через элементы И 29 или И 31 поступают на вход элемента ИЛИ 26, записывая в приj емные регистры 16 число со сдвигом.

При этом необходимо помнить, что, если производится прямая запись отрицательного числа, то К старших разрядов необходимо переключить в единичное состо яние, чтобы получить обратный код отрицательного числа в этих разрядах. Для этого на шину 22 формирования обратного кода числа в старших разрядах и на соответствуюшее количество шин 36, 37, 38 разрешения записи единиц в 1, 2 и 3 разряды подаются разрешающие потенциалы. В результате через элементы И 27 в старших разрядах приемного регистра 16 запишутся коды единиц.

Если нерепись числа из выходного ре- . гистра 12 необходимо осуществить со сдвигом на К разрядов (1 Х$/1-2), в нашем случае 1« К $ 6, то включается и

блок 15 постоянного сдвига информации ,

при этом на шине 23 разрешения постоянного сдвига информации должен быть разрешающий потенциал. Обратный Код отркца/г-2

стартельного числа в первых

ших разрядах образуется непосредственно через элементы И 21, ИЛИ 19 этих же разрядов путем подачи разрешающих потеп-

.циалов на шину 22 формирования обратного кода числа старших разрядов; а в следующих К разрядах обратный код получается через блок 17 управляемого неременного сдвига информации.i Аналогично рассмотренному вычислению

(элементарной функции поворота вектора вычисляются и другие функции, при этом количеством итераций управляет счетчик итераций 6 совместно с триггером переполнения счетчика итераций 7. Выходные сигналы счетчика итераций 6поступают на дешифратор сдвига 8, который управляет блоками 17 управляемого неременного сдвига информации и используется для выработки адресов блока 3 постоянной памяти блоком 9 формирования адреса. Сигналь на блоки 15 постоянного сдвига информации подаются от триггера 7 (переполнения счетчика итераций и блока 1О управления инвертированием. Временное взаимодействие всех узлов устройства осуществляется

.распределителем тактовых импульсов 5, который запускается генератором импульсов 4.

ю

Irs

н

о

о

о

о

It

о

о о о о о о о

н

о о

о

14

о

iH

о

о о

.-I

о о

о о

о «

CD

CD

CD

N

CM

. CM

CO

Ю

о о о о о о о

о о

CD

CD

Г

CNl

to

CD

(

00

О

со

Its Its

о

,4

О

О

о о

гЧ

О

о

О

тН

О

О

м

О

о

гН

ч О

о

о

гН

о о

н О

н О

CD

ее

CNJ

OJ

со Предмет изобретени5 Мультипроцессорное вычислительное .устройство с параллельно й обработкой информации, содержащее процессоры обработ ки линейных координат вектора, каждый из которых содержит соединенные последо вательно приемный регистр, блок постоянного сдвига информации, сумматор, выход ной регистр и буферный регистр, выход которого соединен со вторым входом сук матора, и блок прямой-инверсной передача процессор обработки угловых координат вектора, содержащий соединенные последовательно блок прямой-инверсной передачи, приемный регистр, сумматор, выходной ре. гистр и буферный регистр, выход которого соединен со вторым входом сумматора, блок постоянной памяти, вход которого подключен к выходу блока формирования адреса, а выход соединен с информационным входом блока прямой-инверсной передачи процессора обработки угловых координат вектора, последовательно соединенные генератор импульсов и распределитель тактовых импульсов, первый выход которого соединен со вторыми входами выходньсх регистров процессоров обработки Л Нейных и угловых координат вектора, а второй выход - с соответствующими входами их буферных и приемных регистров, блок управления инвертированием, первые выходы которого соединены с соответствудощими входами блоков постоянного сдви; га информации процессоров обработки линейных координат вектора, вторые выходы соединены с управляющими входами блоков прямой-инверсной передачи процессоров обработки линейных и угловых координат вектора, а первый вход подключен ко входу задания типа операции устройства, отличающееся тем, что, с целью повышения быстродействия устройства и сокращения оборудования, оно содержит блоки управляемого переменного сдвига информации в каждом процессоре обработки линейных координат вектора, счетчик итераций, триггер переполнения счетчика итераций и дешифратор сдвига, первый выход которого соединен с первым входом: блока формирования адреса, второй выход соединен с управляющими входами блоков управляемого переменного сдвига ин«|юрмаций, включенными между выходами и входами одноимен ных блоков прямой инверсной передачи и ; приемных регистров, а вход подключен к первому выходу счетчика итераций, вход ко-, :торого соединен со вторым выходом распре делителя тактовьсС импульсов ,аГ второй ы- t ход-со входом триггера переполнения счетчика итераций, выход которого соединен со j вторым входом блока формирования адреса и соответствующими входами блоков постоянного сдвига информации процессоров обработки линейных координат вектора, первые выходы выходных регистров каждого из которых соединены с информационными входами блоков прямой-инверсной переда- чи противоположного процессора обработки линейных координат вектора, вторые выходы выходных регистров процессоров обработки линейных и угловых координат вектора соединены со вторым входом блока управления инвертированием.