Преобразователь напряжения в код поразрядного кодирования Советский патент 1976 года по МПК H03K13/17 

1

Изобретение относится к области вычислительпой техники.

Известен преобразователь напряжения в код поразрядного кодирования, содержащий последовательно соединенные распределитель импульсов, блок вентилей, регистр, преобразователь кода в напряжение и схему сравнения, выходы которой подключены к первым входам вентилей, выход первого из которых соединен с первым входом схемы ИЛИ, а также сборку, входы которой соединены с выходами распределителя импульсов, а выход - с входом первой липии задержки и пулевым входом первого триггера, второй триггер и вторую линию задержки.

Недостатком известного преобразователя является низкое быстродействие.

Для повышения быстродействия в предлагаемый преобразователь включены дешифратор, дополнительный триггер и дополнительная схема ИЛИ, причем выходы схемы сравнения соединены с единичными входами первого и второго триггеров, своими выходами подключенпыми к дешифратору, первый выход которого соедине с единичным входом дополпительного триггера, второй выход - с первым входом блока вентилей, второй вход которого подключен к выходу первого вентиля, и с первым входом дополнительной схемы ИЛИ, второй вход которой подключен к третьему выходу дешифратора, а выход - к первому входу распределителя импульсов, второй вход которого соединен с выходом схемы ИЛИ, второй вход схемы ИЛИ соединен с выходом второго вентиля, вторые входы вентилей подключены к выходу дополнительного триггера, третьи входы - к выходу сборки, соединенному также с нулевым входом второго триггера и второй линией задержки, выход которой подключен к нулевому входу дополнительного триггера, а выход первой линии задержки соединен с входом дешифратора,.

На фиг. 1 приведена функциональная схема описываемого преобразователя; па фиг. 2 -

функциональная схема блока вентилей; на фиг. 3 - характеристика переходного процесса установления эталонного напряжения.

Нреобразователь напряжения в код содержит схему 1 сравнения, первый и второй триггеры 2 и 3, первую и вторуво линии 4 и 5 задержки, дешифратор 6, дополнительпый триггер 7, с.хему 8 ИЛИ, первый и второй вентили 9 и 10, дополпительпую с.хему 11 ИЛИ, преобразователь кода в напряжение (ПКН) 12, регистр 13, блок 14 вентилей, сборку 15 п распределитель 16 импульсов.

При наличии переходного процесса устаповлепия эталопного напряжения Uu вида, приведенного па фиг. 3, в некоторых случаях можно определить знак разности в.ходного и эталонного напряжений (Ux-Uk, не дожидаясь момента AJ конца такта уравновешивания 1-ого разряда, когда выполняется условие:

l(bi)()

где Адоп - допустимая ошибка преобразования.

Так, если UxXJki, то знак разности (Ux- -Uki} положителен; если , знак разности отрицателен. Если же величина этой разности не превышает максимальных значений амплитуд разнополярных выбросов Uhi, величина которых зависит от величины Uki, то величина разности становится и положительной, и отрицательной в течение такта кодирования.

Таким образом, если производить сравнение величин f/x и t/ft и фиксировать знаки их разности до момента времени 1вг (момент времени, соответствующий максимальному выбросу в сторону, противоположную изменению Uhi}, то можно в момент времени /вг прекратить анализ знака разности (Ux-Uki), если знак не изменился, т. е. сократить длительность такта кодирования, или провести анализ до конца такта (4г) и перейти к анализу {t+/)ого разряда, вес которого не меньше значения максимального выброса в сторону, противоположную изменению (величина выбросов может быть определена либо аналитически, либо опытным путем), т. е. сократить число тактов кодирования.

Бабота преобразователя осуществляется следующим образом.

Сигнал с выхода распределителя 16 устанавливает в единицу соответствующий (t-ый) разряд регистра 13, с выхода ПКН 12 эталонное напряжение U-ki поступает на вход схемы 1 сравнения. Сигнал с выхода распределителя через сборку 15 устанавливает триггеры 2 и 3 в нулевое состояние и опрашивает вентили 9 и 10. На выходах схемы сравнения в зависимости.от соотношения величин Ux и Uhi появляются сигналы, которые устанавливают в единичное состояние либо триггер 2, либо триггер 3. Спустя время () сигнал с выхода линии 4 задержки опрашивает дешифратор 6, выходные сигналы которого определяются знаком разности (Ux-Uhi) за время (). Сигнал на первом выходе дешифратора появляется тогда, когда оба триггера 2 и 3 находятся в единичном состоянии. Сигнал с первого выхода дешифратора устанавливает триггер 7 в единичное состояние. При этом появляется сигнал на выходе одного из вентилей 9 или 10 в зависимости от состояния схемы сравнения, который через схему 11 ИЛИ осуществляет переход к (i+/) -ому такту кодирования. Если при этом в г-ом разряде устанавливается нуль, то все промежуточные разряды

регистра с I-oro по (t+/)-bm через блок 14 устанавливаются в нуль сигналом с вентиля 9 (). В противном случае все промежуточные разряды регистра остаются в нулевом положении.

Если в единичное состояние переключается лишь один из триггеров 2 или 3, то сигнал появляется соответственно либо на втором, либо на третьем выходе дешифратора. Эти сигналы через схему 8 ИЛИ осуществляют прерывание i-oro такта распределителя и переход к (t+l)ому такту. При этом сигналом со второго выхода дешифратора (Ux.Uhi) через блок 14 осуществляется установ в нуль f-oro разряда регистра.

Вход 16 блока вентилей (фиг. 2) подключен к выходу вентиля 9, вход 17 - ко второму выходу дешифратора. Цепи установки разрядов регистра в единичное состояние сигналами с выходов распределителя условно не показаны.

Формула изобретения

Преобразователь напряжения в код поразрядного кодирования, содержащий последовательно соединенные распределитель импульсов, блок вентилей, регистр, преобразователь кода в напряжение и схему сравнения, выходы которой подключены к первым входам вентилей, выход первого из которых соединен с первым входом схемы ИЛИ, а также сборку, входы которой соединены с выходами распределителя импульсов, а выход - с входом первой линии задержки и нулевым входом первого триггера, второй триггер и вторую линию задержки, отличающийся тем, что, с целью повышения быстродействия, в него включены дешифратор, дополнительный триггер и дополнительная схема ИЛИ, причем выходы схемы сравнения соединены с единичными входами первого и второго триггеров, своими выходами подключеными к дешифратору, первый выход которого соединен с единичным входом дополнительного триггера, второй выход - с первым входом блока вентилей, второй вход которого подключен к выходу первого вентиля, и с первым входом дополнительной схемы ИЛИ, второй вход которой подключен к третьему выходу дешифратора, а выход - к первому входу распределителя импульсов, второй вход которого соединен с выходом схемы ИЛИ, второй вход схемы ИЛИ соединен с выходом второго вентиля, вторые входы вентилей подключены к выходу дополнительного триггера, третьи входы - к выходу сборки, соединенному также с нулевым входом второго триггера и второй линией задержки, выход которой подключен к нулевому входу дополнительного триггера, а выход первой линии задержки соечннен с входом дешифратора.