Устройство синхронизации генераторов Советский патент 1976 года по МПК H02J3/42 

(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ГЕНЕРАТОРОВ рованию частоты, цифровой решающий блок снабжен блоком умножения разности фаз на постоянный коэффициент, блоком вычисления времени опережения, блоком формирования кода разности напряжений и блоком запрета включения по разности напряжений, причем выходы арифметического блока вычисления приращения разности фаз и блока сравнения текущего и допустимого значений разности фаз подключены ко входам блока умножения разное™ фаз на постоянный коэффициент, выход которого вместе с выходом блока памяти подключен к выходам блока вычисления времени опережения, выходы которого, в свою очередь, подключены один к блоку памяти, а второй через блок формирования кода разности напряжений к блоку запрета включения по разности напряжений, выходы которого подключены к блоку памяти и к выходу цифрового репиющего блока по регулированию напряжения и по включению автоматического выключателя. На фиг. 1 представлена структурная схема устройства; на фиг. 2 - временные диаграммы, поясняю 1цие работу устройства. Устройство синхронизации генераторов состоит из двух основных блоков - блока преобразования 1 и цифрового решающего блока 2. Блок преобразования 1 включает в себя схему 3 вьщеления разности амплитуд, входные формирователи 4, статический триггер 5, генератор 6 высокочастотных импульсов, схему совпадения 7, схему запрета 8, двоичный счетчик 9 и дешифратор 10. Цифровой решающий блок 2 включает в себя блок памяти 11, арифметический блок 12 вычисления кода приращения разности, блок 13 сравнения текущего и допустимого значений разности фаз, блок 14 умножения кода разности фаз на постоянный коэффициент, блок 15 вычисления времени опережения, блок 16 формирования кода разности напряжений и блок 17 запрета включения по разности напряжений. Входы входных формирователей 4 подключены к синхронизируемым источникам, а их выходы подключены к раздельным входам статического триггера 5, один выход которого подключен ко входу схемы совпадения, на другие входы которой подключены генератор 6 и выход дешифратора 10. Выход схемы совпадения 7 подключен ко входу двоичного счетчика 9, разряды которого подключены к дешифратору 10 и одновременно ко входу цифрового решаюшего блока 2. Входы схемы 8 подключены к выходам формирователей 4 и к выходу деишфратора 10, а выход схемы 8 подключен к установочным входам счетчика 9 и ко входу считывания цифрового решающего блока 2. Входы схемы 3 выделения разности амплитуд входных напряжений подключены ко входным клеммам блока преобразования 1, а выход схемы 3 подключен ко входу по разности напряжения блока 2. Выход блока памяти 11 подключен ко входу арифметического блока 12 и одновременно ко входу блока 15. Выходы блока 12 подключены ко входам блока 13 и блока 14. Выходы блока 13 подключены к блоку 14, к блоку 11 и к выходу блока 2 по регулированию частоты. Выход блока 14 подключен ко входу блока 15, выход которого, в свою очередь, подключен ко входу блока 16, на другой вход которого подключен выход по напряжению блока преобразования. Выход блока 16 подключен к блоку 17, выходы которого подключены соответственно ко входу блока 11, к выходу по регулированию напряжения блока 2 и к выходу управления автоматическим вьпслючателем блока 2. Устройство работает следующим образом. Напр« жение синхронизируемых генераторов UAjSi - ир.в . преобразуются с помощью формирювателей 4 в серии импульсов Vj и V2 поступающих на триггер 5: На выходе триггера 5 появляются импульсы frt, длительность которых пропорциональна разности фаз входных напряжений. Импульсы tn модулиру ются схемой 7 с помощью генератора 6. Модулированный сигнал поступает на вход счетчика 9, состояние которого определяется количеством импульсов з.аполнения за период измерения. В слзчае предельного заполнения счетчика. 9, что имеет место при больших значениях разности фаз, дешифратор 10 через схему 7 запрещает дальнейшее поступление игушульсов на вход счетчика 9 и одновременно через схему 8 запрепиет считывание кода разности фаз. При достижении значений разности фаз, не приводяших к предельному заполнению счетчика 9, схема 8 выдает разрешегше на счнтьшание кода, образующегося на счетчике, и после считьшания устанавливает счетчик 9 в нулевсе ;:г,с тояпие.Параллельныйкодразностифаз ipn С1мгыг,2.ется цифровым решающим блоком 2. Код запоминается в соответствующей ячейке блока памяти 11, В следующем периоде измерения гфоисходит аналогичная операция образования кода разности фаз f .,, его запоминание в следующей ячейке. Значения кодов ф, Ч-утц с тактовой частотой работы цифрового решаюшего блока 2 обрабатываются в его арифметических устройствах. Коды разности фаз fn, P-n + i . последовательно поступают в блок 12, где производится вычисление приращений разности фаз: л ч - f - W Ti n n + я ш у - V n-s-i -м-к -п-г В блоке 12 определяется функция перехода по знаку разности/if/-дфдог,,которая принимает значения 1 или 0. Если функция перехода равна 1, вырабатьшается оператор пуска алгоритма уравнивания частот и оператор возврата к счигьшанию следующего значения кода разности фаз. Если функция перехода равна нулю, то вырабатывается команда перехода к операции умножения в блоке 14. В блоке 14 приращения разности фаз Д Ч„, д if... умножаются на постоянный коэффициент N. Значение N определяется временем срабатьтания коммутационной аппаратуры, т.е. требуемым временем опережения. Последовательность произведений N /д Чп / Д 1+ поступает в блок 15, где эти значения последовательно сравнивают с соответствующими текущими значениями разности фаз f-n , Ч-л. В резульгате этого сравнения в блоке 15 вырабатывается функция перехода. При происходит возврат к повторению алгоритма, а при N /дЧ-п f.+ 0выpaбaтьшaeтcя команда на переход к следующей операции - определению разности ампли туд напряжений.

В блоке 16 формируется код разности напряжешт, поступающий в блок 17 запрета, где происходит сравнение текущего значения разности /AU/ с допустимым значением АУдоп. Если /AU/ - Аидоп О, то вырабатывается оператор kU пуска алгоритма уравнивания амплитуд напряжений с последующим возвратом к началу вычислений, а при /AU/ - AU доп О, происходит выдача команды на включение генераторов на параллельную работу.

Данное устройство позволяет повысить объем автоматизации, точность синхронизации за счет использования цифровых репшющих устройств.

Формула изобретения

Устройство синхронизации генераторов, содержащее блок преобразования текущего значения разности фаз напряжений синхронизируемых генераторов в код, выходы которого подключены ко входам цифрового решающего блока, который воздействует на автоматический выключатель и содержит блок памяти текущего значения кода разности фаз, связанный с арифметическим блоком вычисления приращения разности фаз, выход которого подключен ко входу блока сравнения текущего и допустимого значений разности фаз, выход которого подключен к выходу цифрового решающего блока по регулированию частоты, отличающеес я тем, что, с целью повышения надежности и точности включения генераторов на параллельную работу, цифровой решающий блок снабжен блоком умножения разности фаз на постоянный коэффициент, блоком вычисления времени опережения, блоком формирования кода разности напряжения и блоком запрета включения по разности напряжений, причем выходы арифметического блока вычисления приращения разности фаз и блока сравнения текущего и допустимого значений разности фаз подключены к входам блока умножения разности фаз на постоянный коэффициент, выход которого вместе с выходом блока памяти подключен к выходам блока вычисления времени опережения, выходы которого, в свою очередь, подключены один к блоку . а второй через блок формирования кода разности напряжений к блоку запрета включения по разности напряжений, выходы которого подключены к блоку памяти и к выходу цифрового решающего блока по регулирова1шю напряжения и по включению автоматического выключателя.

Источники информации, принятые во внимание при экспертизе:

1.Авт. св. СССР№.394890 кл. 02J 3/42 22.02.71

2.Авт. св. СССР N° 416805 кл. Н 02 Т 3/42 от 1971г.

3.Заявка на изобретение № 2058665/24-7 кл. Н 02 J3/42 от 09.09.74 г. (прототип) .

(Риг.г