Интегрирующее устройство Советский патент 1977 года по МПК G06G7/18 

(значение опорной -частоты для всех параметров группы одинаковы и .соответствуют нулевому значению параметра) и с помощью которого вычитается опорная частота из входной частоты, управляемый делитель частоты 3, который осуществляет деление на соответствующий коэффициент, счетчик импульсов 4, где накапливаются имиульсы с выхода делителя 3, преобразователь параллельного кода в последо вательный код 5, сумматор б, второй коммутатор 7, который коммутирует выход сумматора 6 ко входу соответствующего регистра сдвига 8, третий коммутатор 9, блок управления 10 и элемент «И 11, подсоединенный к выходу устройства 12, шины 13, 14, 15, 16, 17.

Групповое интегрирующее устройство работает следующим образом.

Импульсом «сброс по щине 13 блок управления 10 приводится в исходное состояние. На выходе «сброс 1 бло,ка управления 10 формируется импульс, ло которому счетчик 4 сбрасывается в нулевое состояние. После этого на сдвиговые входы всех регистров сдвигов 8 поступают импульсы сдвига с выхода блока управления 10. При этом коммутаторы 7 и 9 заперты н поэтому после поступления числа импульсов, равного числу разрядов одного регистра сдвига 8 (они все равны между собой), все регистры сдвига 8 приводятся в исходное нулевое состояние. После этого .по шине 14 на вход блока управления 10 поступает импульс «пуск, по которому устройство лереводится в циклический режим интегрирования. Пиклический режим интегрирования начинается с подключением первой входной частоты fi(t) через коммутатор 1 ко входу .блока вычитания 2. Блок вычитания 2 осуществляет (Вычитание опорной частоты, значение которой соответствует нулевому значению параметра (например, для унифицированных .частот4- 8 КГЦ значение о.порной частоты равно 4 КГц) из входной. Импульсные последовательности, полученные из разности fi(t) - -/on с выхода блока вычитания 2 .начинают поступать на вход управляемого делителя 3 частоты. Коэффициенты деления делителя 3 задаются блоком управления 10 в соответствии с выбранным номером параметра.

Коэффициенты деления каждого параметра определяются соотношением

,f.

где i - коэффициент, определяемый максимальным значением шкалы интегратора (соответствует коэффициенту в указанном прототипе);

г - коэффициент, определяемый отношением времени одного цикла ц к времени интег,рирования т

каждого параметра в одном цикле.

Далее импульсы с выхода делителя частоты 3 поступают на счетный вход счетчика 4. К концу времени интегрирования т каждого цикла в счетчике 4 -будет записано число, равное интегральному значению соответствующего параметра, в данном случае первого, за время одного цикла ц. По истечении временя т для первого параметра блоком управления 10 формируются такты, которые начинают поступать на вход преобразователя параллельного кода в последовательный код 5 и на сдвиговый вход первого регистра сдвига

8. Одновременно при этом на управляющие входы коммутаторов 7 и 9 с выхода блока управления 10 поступают сигналы, с помощью которых выход первого регистра 8 подключается ко входу сумматора 6, а его

выход - к информационному входу первого регистра сдвига 8. Коммутатор 1 при этом закрывается. Пачиная с этого момента на оба входа одноразрядного комбинационного сумматора 6 поступают последовательные

коды (если к этому времени в регистре сдвига 8 был нулевой код, то на второй вход сумматора 6 поступают нули). С помощью одноразрядного комбинационного сумматора 6 осуществляется сложение двух последовательных кодов, в данном случае интегрального значения первого параметра за один цикл (/ц) с нулевой информацией. Результат сложения через коммутатор 7 записывается в первый регистр сдвига 8. После формирования последнего импульса сдвига блоком управления 10 счетчик 4 сбрасывается в нулевое состояние и вновь коммутатор 1 открывается, а частота /2(0 второго параметра подключается ко входу блока вычитания 2.

Коммутаторы 7 и 9 к этому времени закрываются. Интегрирование второго и остальных параметров протекает аналогично первому. По окончании интегрирования последнего параметра группы цикл повторяется.

Когда истекает общее время интегрирования одного из параметров группы, внешними устройствами формируются сигналы «чтение и «№ пар, которые по соответствующим щинам 15 и 16 поступают на входы блока управления 10. По этим сигналам блок управления 10 заканчивает операцию интегрирования текущего параметра в текущем цикле и останавливает процесс интегрирования. Блок управления находит регистр сдвига 8, номер которого соответствует номеру, поступающему по щине 16, открывает коммутаторы 7 и 9 и элемент «И И, а также закрывает коммутатор 1. Импульсы сдвига с выхода блока управления 10 поступают на сдвиговый вход

выбранного регистра сдвига 8. Таким образом, последовательный код требуемой информации через открытый элемент «И 11 поступает на вь1ход 12 устройства. Одновременно эта информация через сумматор 6 и

коммутатор 7 вновь перезаписывается в выбранный регистр сдвига 8. При правильном приеме информации с выхода 12 внешними устройствами формируется сигнал «квит, который по шине 17 поступает на вход блока управления 10. По этому сигналу выбранный регистр сдвига 8 сбрасывается в нулевое состояние. Для этого блоком управления 10 коммутаторы 7 и 9 запираются и импульсы сдвига поступают на сдвиговый вход выбранного регистра сдвига 8. После этого блок управления 10 восстанавливает цикл интегрирования начиная с последуюшего параметра.

Преобразователь параллельного кода в последовательный 5 позволяет применять в составе устройства регистры сдвига 8, выполненных на больших интегральных схемах (БИС), что значительно уменьшает объем аппаратуры. При использовании многоразрядных БИС, где число разрядов несколько раз превышает требуемую разрядность (дискретность) памяти каждого параметра, один БИС используют в качестве памяти для нескольких параметров. Применение обш,их блоков интегрирования с многократным использованием с помощью дополнительно введенных блоков: блока управления 10, первого 1, второго 7 и третьего 9 коммутаторов и одноразрядного комбинационного сумматора 6 - позволяет также сокраш,ать индивидуальные интегрируюш,ие блоки на каждый параметр, объем которых значительно больше дополнительных блоков.

Формула изобретения

Интегрирующее устройство, содержащее блок вычитания, первый вход которого подключен к источнику импульсов опорной частоты, а выход - к делителю частоты, последовательно с которым включен счетчик импульсов, подсоединенный управляющим и нулевым входами к соответствующим выходам блока управления, отличающееся тем, что, с целью упрощения устройства при интегрировании группы сигналов, оно содержит три коммутатора, управляющие входы которых подключены к соответствующим выходам блока управления, элемент «И, регистры сдвига по числу интегрируемых сигналов, сумматор и преобразователь параллельного кода в последовательный, информационные входы которого подключены к соответствующим выходам счетчика импульсов, тактовый

вход соединен с соответствующим выходом блока управления, а выход - с первым входом сумматора, информационные входы первого коммутатора подключены к соответствующим входам устройства, а его выход -

ко второму входу блока вычитания, информационный вход второго коммутатора соединен с выходом сумматора, а выходы второго коммутатора через соответствующие регистры сдвига поключены ко входам третьего

коммутатора, выход которого соединен со вторым входом сумматора и с первым входом элемента «И, подключенного выходом к выходу устройства, второй вход элемента «И и сдвиговые входы регистров сдвига подсоединены к соответствующим выходам блока управления.

Источники информации, принятые во внимание при экспертизе:

1.Круг Е. К., Артамонов Е. И. «Интегрирующее устройство - журнал «Транспортирование и хранение нефтепродуктов и углеводородного сырья, № 4, 1969 г., с. 3-4.

2.Диденко К. П. и др. «Частотно-ферродинамическая система приборов контроля и

управления, Энергия, М., 1969, с. 79-88.

С

С;

I

fnfi)