Комбинационный сумматор Советский патент 1977 года по МПК G06F7/50 

Сложение двух цифр одноименных разрядов в двоичной «фибоначчиевой системе счисления выполняется следующим образом:

0+0 0 0+1 1 1 + 1 1001.

Если в данном разряде слагаемых есть две единицы, то в «фибоиаччиевой двоичной системе счисления, в отличие от традиционной двоичной системы счисления, наряду с переносом в следующий старший разряд имеется еще неренос в младший разряд, отстоящий от данного на два разряда, что вытекает из рекуррентного соотношения (2),

Ф(/) + ср((0 + (-1) + р(-2)

гср(/ + 1) + ср(/-2).

Отсюда следует, что при сложении двух многоразрядных двоичных чисел, представленных в нормальной форме, возможна ситуация, когда в один разряд происходит два переноса: один со стороны предыдущего младшего разряда слагаемых, другой - со стороны старшего, отстоящего от данного на два разряда.

Следовательно, одноразрядный двоичный «фибоначчиевый комбинационный сумматор должен содержать четыре входа: два входа для цифр данного разряда слагаемых и два входа для цифр указанных переносов.

Благодаря нормальной форме представления слагаемых невозможно поступление двух переносов в любой разряд, когда оба слагаемых этого разряда равны единице, т. е. на входы одноразрядного сумматора не может подаваться, в любом случае, одновременно более трех единичных сигналов.

Практическая полезность «фибоначчиевой системы счисления состоит в увеличении ошибкообнаруживающей способности и в возможности диагностики сумматора.

Ближайшим аналогом изобретения можно считать, например, комбинационный сумматор, содержащий в каждом разряде одноразрядные сумматоры, выходы суммы которых являются выходами разрядов сумматора 3.

Недостатком такого сумматора является невозможность суммирования многоразрядных чисел, представленных в двоичной «фиббоначчиевой системе счисления.

Цель изобретения - расширение функциональных возможностей комбинационного сумматора, заключающееся в выполнении дополнительной функции суммирования многоразрядных чисел, представленных в двоичной «фибоначчиевой системе счисления при сохранении функции суммирования многоразрядных двоичных чисел, представленных в традиционной двоичной системе счисления.

Это достигается тем, что каждый t-й (, 2, ..., п) разряд сумматора дополнительно содержит логический узел и элемент И, шины г-х разрядов слагаемых подключены к первому и второму входам логического узла соответствующего t-ro разряда сумматора, третий вход логического узла i-ro разряда - к выходу переноса одноразрядного сумматора 5 (i-1)-го разряда, а четвертый вход - к выходу элемента И соответствующего i-ro разряда сумматора. Первый вход элемента И t-ro разряда соединен с выходом переноса одноразрядного сумматора (t+2)-ro разряда, а 10 второй - с шиной управления. Выходы логического узла f-ro разряда подсоединен к входам одноразрядного сумматора соответствующего t-ro разряда, выход переноса одноразрядного сумматора t-ro разряда - к третьему 15 входу логического узла (f+1)-го разряда и второму входу элемента И (i-2)-го разряда. Логический узел каждого разряда содержит два элемента И и три элемента ИЛИ, Первый вход логического узла соединен с первыми 0 входами первых элементов И и ИЛИ, вторые входы которых связаны с вторым входом логического узла, третий вход логического узла - с первыми входами вторых элементов И и ИЛИ, вторые входы которых соединены с 5 четвертым входом логического узла. Выходы элементов И подключены к входам третьего элемента ИЛИ, выходы элементов ИЛИ являются выходами логического узла.

Иа фиг. 1 представлена схема четырех раз0 рядов комбинационного сумматора; на фиг. 2- схема логического узла.

Сумматор содержит шины (входы) 1-4 первого слагаемого, щины (входы) 5-8 второго слагаемого, щину (вход 9) управления; 5 элементы И 10-13 (i+2)-ro, (i+l)-ro, t-ro, (i-1)-го разрядов соответственно; логические узлы 14-17 (i+2)-ro, (t+l)-ro, i-го, (i-1)-го разрядов соответственно, одноразрядные (комбинационные) сумматоры 18-21 (t+2)-ro, 0 (t+l)-ro, f-го, (i-1)-го разрядов соответственно, выходы 22-25 переноса, выходы 26-29 суммы.

Логический узел включает в себя элементы И 30 и 31, элементы ИЛИ 32, 33 и 34. 5 При сложении чисел, представленных в «фибоначчиевой системе счисления в нормальной форме, сигналы соответствующих разрядов слагаемых поступают на входы 1-8.

Па управляющий вход 9, связанный с пер0 выми входами элементов И 10-13, подается единичный сигнал, разрещающий прохождение сигналов с выходов 22-26 переноса со стороны старших суммируемых разрядов через элементы И 10-13 на один из входов логических 5 узлов 14-17. На другие входы логических узлов поступают сигналы слагаемых соответствующего разряда и сигналы переноса со стороны младших разрядов.

Каждый логический узел 14-17 осуществляет распределение сигналов, поступающих на его входы, между тремя входами соответствующего одноразрядного комбинационного сумматора, потому что при сложении чисел, представленных в «фибоначчиевой системе счисления, из четырех входных сигналов логического блока единичное значение могут принимать одновременно не более трех сигналов. При сложении чисел, представленных в традиционной двоичной системе счисления, на унравляющий вход 9 подается нулевой сигнал, запрещающий прохождение через элементы И 10-13 на вход логических узлов сигналов переноса со стороны старщих суммируемых разрядов. На выходах 26-29 формируются сигналы результата суммирования двух чисел, представленных как в двоичной, так и в «фибоначчиевой системах счисления. Примеры сложения многоразрядных чисел в «фибоначчиевой системе счисления приведены в табл. 2 (здесь стрелками указаны переносы) . Таблица 2 Введение дополнительных элементов п связей позволяет дополнительно производить операцию суммирования многоразрядных двоичных чисел, представленных в двоичной «фибоначчиевой системе счисления, которая обладает способностью обнаруживать искажения двоичных комбинаций. 6 Формула изобретения 1.Комбинационный сумматор, содержащий в каждом разряде одноразрядные сумматоры, выходы суммы которых являются выходами разрядов сумматора, отличающийся тем, что, с целью расщирения функциональных возможностей, каждый f-й (, 2, ..., п) разряд сумматора дополнительно содержит логический узел и элемент И, шины г-х разрядов слагаемых подключены к первому и второму входам логического узла соответствующего i-ro разряда сумматора, третий вход логического узла t-ro разряда подключен к выходу переноса одноразрядного сумматора (t-1)-го разряда, а четвертый вход - к выходу элемента И соответствующего t-ro разряда сумматора, первый вход элемента И г-го разряда соединен с выходом переноса одноразрядного сумматора (t+2)-ro разряда, а второй - с щиной управления, выходы логического узла г-го разряда соединены с входами одноразрядного сумматора соответствующего t-ro разряда, выход переноса одноразрядного сумматора t-ro разряда подключен к третьему входу логического узла (i+l)-ro разряда и второму входу элемента И (t-2)-го разряда. 2.Сумматор по п. I, отличающийся тем, что логический узел каждого разряда содержит два элемента И и три элемента ИЛИ, нричем первый вход логического узла соединен с первыми входами первых элементов И и ИЛИ, вторые входы которых соединены с вторым входом логического узла, третий вход которого подключен к первым входам вторых элементов И или ИЛИ, вторые входы которых соединены с четвертым входом логического узла, выходы элементов И подключены к входам третьего элемента ИЛИ, выходы элементов ИЛИ являются выходами логического узла. Источники информации, нринятые во внимание при экспертизе 1.Карцев М. А. Арифметика цифровых машин. М., «Наука, 1969, с. 142, рис. 2.1. 2.Однородные цифровые вычислительные и интегрирующие структуры, вып. 2, Таганрог, 1974,с. 5-41. 3.Букреев И. Н. и др. Микроэлектронные схемы цифровых устройств. М., «Сов. радио, 1975,с. 329, рис. 8.7.

25