Многоканальное цифровое вычислительное устройство Советский патент 1978 года по МПК G06F15/16 

1

Изобретение относится к автоматике и может использоваться в различных цифровых системах управления и контроля.

Известно устройство ,1, содержащее центральный пульт для управления несколькими одинаковыми вычислительными устройствами, каждое из которых содержит схему определения последовательности работы, несколько запоминающих и арифметических элементов и такое же количество маршрутных регистров для обмена информацией с запоминающим блоком. Обеспечивая автономность вычислительного процесса для каждого канала управления, названный вычислитель в то же время имеет большое количество оборудования, так как в нем используется для каждого канала свое вычислительное устройство.

Наиболее близким техническим решением к изобретению является устройство ,2, содержащее входной коммутатор, выход которого соединен с первыми входами М оперативных запоминающих блоков и первыми входами п решающих блоков, вторыми входами подключенных через первый элемент ИЛИ к выходам соответствующих оперативных запоминающих блоков, а третьи входы п решающих блоков соединены через второй элемент ИЛИ с выходами соответствующих постоянных запоминающих блоков, входы которых подключены к выходу программного

блока, связанному с вторыми входами М оперативных запоминающих блоков, входом входного коммутатора и первым входом выходного коммутатора.

Однако такое устройство имеет низкое быстродействие.

Цель изобретения - повышение быстродействия многоканального цифрового вычислительного устройства.

Это достигается тем, что в устройство введен многовходовой сумматор, причем п входов многовходового сумматора соединены с соответствующими выходами п решающих блоков, -управляющий вход многовходового

сумматора - с выходом программного блока, а выход этого сумматора подключен к вторым входам каждого из М оперативных запоминающих блоков и к второму входу выходного коммутатора.

Структурная схема предлагаемого устройства приведена на чертеже.

Устройство содержит входной коммутатор 1; входные шины 2 устройства; выходной

коммутатор 3; выходные шины 4 устройства; блок 5 оперативной памяти, состоящий из М оперативных запоминающих блоков 6, элемента ИЛИ 7; блок 8 постоянной памяти, содержащий постоянные запоминающие блоки

9, элемент ИЛИ 10; арифметический блок 11, имеющий n решающих блоков 12; многовходовой сумматор 13; ирограммиый блок 14. Предлагаемсе многоканальное цифровое вычислительное устройство иредназначено для вычисления алгоритмов неирерывного 5 управления автоматических систем. Для кажкого капала ненрерывного уиравления вычисляется только один алгоритм. Каладая составляющая алгоритма для выбранного каиала уиравления вычисляется «своим реша- Ю ющим блоком. Все составляющие алгоритма для /-ГО каиала управления вычисляются в решающих блоках одновременно. Вычисленпые составляющие алгоритма и решающих блоков иоступают на многовходовой сумма- 15 тор, формирующий окончательный результат путем образования суммы составляющих алгоритма. Блок 5 оиеративной памяти, выполненный из М оиеративных запоминающих блоков 6, 20 служит для оперативного хранения информацпи в процессе вычислений. Каждому /-му каналу уиравления (их всего М) соответствует /-Й оперативный запоминающий блок 6. Число ячеек памяти в одном блоке 6 равно 25 числу (п) составляющих алгоритма уиравлепия. Блок 8 иостоянной памяти состоит из М иостояииых запоминающих блоков 9 и осуществляет хранение констант, исиользуемых 30 в процессе вычислений. Каждому /-му каналу управления соответствует /-и постоянный заиомпнающий блок 9. Число ячеек памяти в одном блоке 9 равно числу (п) составляющих алгоритма управления. Арифметический блок 11 содержит п решающих блоков 12. В каладом блоке 12 вычисляется соответствующая составляющая алгоритма управления для /-го каиала управлеиия. Число решающих блоков в арифмети- 40 ческом устройстве равно числу составляющих алгоритма управления. Многовходовой сумматор 13 формирует окончательный результат вычисления алгорнтма для /-ГО канала уиравления путем об- 45 разования суммы одновременно поступающих на пего с решающих блоков составляющих алгоритма. Программный блок 14 осуществляет в 50 предложенном устройстве все управление синхронизацию) и выиолняет следующие функции: передачу комаидной информации с объекта управления через входной коммутатор 1; выдачу результатов вычисления (ис- 55 полнительной информации) на объект через выходной коммутатор; запись ппформации в устройство оперативной памяти и считывание ее в арифметическое устройство; настройку решаюш,их блоков иа выполиение требуемых GO по. алгоритму для выбранного канала управления математических операции; управление собственно процессом вычисления алгоритмов; переключение каналов управления (входного и выходного коммутаторов). 35 05 Программный блок управляет вычислительным ироцессом путем выработки сигиалов, необходимых для координированной совместной работы всех блоков предложенного устройства. Он работает по «жесткой программе с определенным периодом квантовапия ио времени. В состав программного блока входят; генератор синхронизированных тактовых серий импульсов, генератор одипечных тактовых импульсов (участвующий лишь в ироцессе настройки устройства), генератор одиночпых периодов квантования по временн (также участвующий лишь в процессе настройки устройства), схема формирования управляющих тактов, схема формирования управляющих серий и схема формирования сигналов иереключеиия каналов управления. Командный сигнал, соответствующий /-му каналу управления, вырабатываемый программным блоком 14, ироизводит подключение /-х входных шин 2 к /-м входам входного коммутатора 1, благодаря чему входная информация с /-х входных шии передается на входы /-го блока 6 и в арифметический блок И. Кроме того, этот командный сигнал,обеспечпвает подключение выходов /-го блока 6 и j-ro блока 9 к решающим блокам 12 и /-го выхода выходного коммутатора 3 к /-и выходиой шипе 4, связаниой с /-м каналом унравления. Вслед за вычислением /-ГО алгоритма для /-го канала управления блока 14 вырабатывает (/+1)-й командный сигнал, по которому осуществляется иодключение (/+1)-х входных шин к (/-f 1)-м входам входного коммутатора, подключение выходов (/+1)-го блока 6 и (/+1)-го блока 9 к решающим блокам и (/-fl)-ro выхода вы-, ходпого коммутатора к (/-|-1)-й выходной шиие, связанпой с (/-f 1)-м каналом управления и т. д. Введение многовходового сумматора и параллельная обработка составляющих алгоритма уиравления ведут к существенному повышению быстродействия предлагаемого многоканального цифрового вычислительного устройства по сравнению с известными устройствами подобного типа. Кроме того, принятая структура предлагаемого устройства позволяет осуществлять наращиваиие оперативных и постоянных запоминающих блоков, входного и выходного коммутаторов при увеличении числа каналов уиравления. Принятая структура допускает также возмолшость наращивания числа решающих блоков с соответствующим увеличением числа входов многовходового сумматора при расширении (увеличении числа составляющих) вычисляемых алгоритмов управления. Достоииством принятой структуры является также то, что благодаря возможности программной перенастройки решающих блоков появляется возможность вычислеиия алгоритмов управления при изменении самих составляющих этих алгоритмов.

Формула изобретения

Многоканальное цифровое вычнслптелыюе устройство, содержащее входной коммутатор, выход которого соединен с первыми входами М оперативных запоминающих блоков и иервыми входами п решающих блоков, вторые входы которых через первый элемент ИЛИ подключены к выходам соответствующих оперативных запоминающих блоков, а третьи входы п рещающих блоков соединены через второй элемент ИЛИ с выходами соответствующих постоянных запоминающих блоков, входы которых подключены к выходу программного блока, связанному с вторыми входами М оперативных запоминающих блоков, входом входного коммутатора и первым входом выходного коммутатора, о т л и ч а ющ е е с я тем, что, с целью новыщения быстродействия, в него введен многовходовой сумматор, причем п входов многовходового сумматора соединены с соответствзющими выходами п решающих блоков, управляющий вход многовходового сумматора нодключен к выходу программного блока, а выход многовходового сумматора соединен с вторыми входами каждого нз Л1 оперативных запоминающих блоков и с вторым входом выходного коммутатора.

Источники информации, принятые во внимание при экспертизе

1.Патент США № 3544973, кл. 340-172.5, 01.12.73.

2.Цифровая система управления с многоканальным регулятором сб. Транспорт и хранение нефтепродуктов и углеводородного сырья, .N94, 1969 , с. 3.