Цифровой фазовый дискриминатор Советский патент 1978 года по МПК G01R25/04 G08C19/22 

Изобретение относится к радиоизмерительной технике и предназначено для различных видов фазовых и временных Измерений при наличии единичных случайных возмущений (помех) в канале Измерения. Известен цифровой фазовый дискрим натор, предназначенный для измерений фазовых сдвигов сигналов при наличии помех в измерительном канале, в котором, в случае подавления полезного сигнала помехами, на выход устройства поступает предыдущее измеренное значе ние фазового сдвига измеряемого сигНала 1 . Известен также цифровой фазовый-ди криминатор, содержащий два формирователя опорного и измеряемого сигналов и.генератор эталонных импульсов, подключенные раздельно ко входам формирователя мерного интервала, один выход которого соединен со входом счетчика, второй - со входом счетчика-делителя, регистр памяти, выход которог соединен с первым входом комз $утатора выходного сигнала, регистр опорного числа, подключенный своим выходом КО второму входу счетчика, узел анализа .с прямым и инверсным выходами, первый вход которого соединен с выходом формирователя измеряемого сигнала 2 . На выход устройства поступает значение предыдущего измеренного значения фазового сдвига информационного сигнала, когда в результате воздействия помех в измерительном канале полезный сигнал либо подавляется, либо внутри одного интервала измерения, равного периоду опорного сигнала, появляется несколько сигналов, среди которых невозмож- . но выделить полезный. Замена недостоверного измерения, получившегося в результате воздействия помех, предыдущим измеренным значением фазового сдвига, справедливая, при достаточно большом интервале корреляции между соседними значениями (выборками) измеряемого сигнала, приводит к снижению точности измерения, причем погрешность измерения возрастает с уменьшением интервала корреляции между выборками измеряемого сигнала. Целью изобретения является повышение точности измерений при наличии единичных помех. Это достигается тем, чт.о в предлагаемое устройство введены дешифратор, соединенный по входу с выходом счетчика-делителя, а по первому выходу - с четвёртым входом формирователя мерного интервала, со вторым входом узла анализа, со входом регистра опорного числа, по второму выходу -с первыми . входами введенных первой и второй . схем И, которые ВТОЕИМИ входами раздельно соединены с прямым и инверсным выхрда1 р1 узла анализа, а выходами раздельно с двумя входами введенного триггера, причем выход схемы И, соеди ненный с инверсным выходом узла; ана;1иза, соединен с единичным входом единичный и нулевой триггера, ;выходы которого соединены соответстве но с третьим и четвертым входс1ми коммутатора выходного сигнала, при этом единичный выход триггера дополнительно соединен с первьлуш входами введенных третьей и ч| твертой схем И второй вход одной из которых соединен с выходом регистра памяти, а второй вход другой соединен с выходом счетчи ка и одновременно со входом введенной пятой схемы И, второй вход которой co динен со вторым выходом дешифратора, третий вход - с прямым выходом узла анализа, а выход соединен со входом регистра памяти, а также введен сумматор, два входа которого раздельно подключены к рыходам третьей и четвер той схем И, а выход соединен со входом введенного делителя на два , выход которого соединен со вторым вхо дом коммутатора выходного сигнала, соединенного пятым входом с третьим ,выходом дешифратора. На чертеже показан блок-схема циф рового фазового дискриминатора, содержащая формирователь измеряемого сигнала .1, формирователь опорного сиг Нсша 2, генератор эталонных импульсов 3, формирователь мерного интервала 4, состоящий из двух статических триггеров 5, 6 и двух логических элементов И 7, 8, узел анализа 9, состоя щий из счетного триггера 10, двух ста тических триггеров 11, 12, логического элемента И 13 и логического элемента НЕ 14, логические элементы И 15, 16, триггер 17, дешифратор 18, счетчик-делитель 19, логический эЛемент И 20, сумматор 21, логический эл мент И 22, регистр памяти 23, логический элемент И 24, счетчик 25, реГистр опорного числа 26, блок 27 с коэффициентом передачи 1/2, коммутатор выходного сигнала 28, состоящий из двух логических элементов И 29, 30 и логического элемента ИЛИ 31. Поступающий на вход устройства измеряемый сигнал преобразуется в формирователе 1 в последовательность импульсов, фазовый сдвиг которых равен фазовому сдвигу реального измеряемого сигнала. Аналогично э формирователе 2 опорный сигнал с периодом Т преоб азуется в последовательность синхроимпульсов с тем же периодом. Очередной информационный импульс-с выхода формирователя 1 устанавливает триггер 5 формирователя 4 в состояние , и импульсы с генератора 3 через логический элемент И 7 поступают на вход счетчика 25, Число их авно NH fjT-UCM , где -,™- частота эталонных импуль Э i ИОВ на вЕгходе генератора 3, it Tj-uT здесь ut - временной интервал, пропорциональный фазовому измеряемого сигнгша. одновременно, очередной информационный импульс поступает на счетный вход триггера 10 узла 9 и импульс переноса с его единичного плеча устанавливает триггер 11 в состояние . При этом на выходе элемента И 13 (прямой выход узла 9) устанавливается единичный потенциал, так как на его.входы поступают одновременно единичные потенциалы с еди зичного выхода триггера 11 и с нулевого выхода триггера 12. На выходе элемента НЕ 14 (инверсный выход узла 9) устанавливается при этом нулевой потенциал. При этом формируется разрешение на .аходе элемента И 16 для установки (подтверждения) состояния О триггера 17 на перепись текущего значения фазового сдвига в регистр памяти 23. , С приходом очередного опорного сиг:нала, синхроимпульс с выхода формирователя 2 устанавливает в состояние О триггер 5, прекращая тем поступление импульсов в счетчик 25, а также устанавливает в состояние триггер 6 формирователя 4, запуская тем самым счетчик-делитель 19. Число, сформировавшееся в счетчике 25 имеет вид N«NO-K, , где NO поправка, введенная в счетчик 25 перед измерением, равная 3 о ат-То. Исходя из того, чтоN Jj ut, a-fg tTQ-bf), величина Nоказывается равной: «No-Nv,)t..t, то есть пропорциональной реальному фазовому сдвигу измеряемого сигнала. Импульс с Третьего выхода дешифратора 18 опрашивает регистр 23, и через элемент И 30 коммутатора 28 содержимое регистра памяти, записанное туда в предыдущем такте работы устройства, ввдается на выход. Импульс со второго выхода дешифратора 18 переписывает через элемент И :24 содержимое счетчика 25 в регистр 2 И устанавливает триггер 17 в состояние О (в данном случае подтверж;цает его предыдущее состояние). Импульс с первого выхода дешифратора 18 устанавливает в исходное (нулевое) состояние триггеры узла 9, переписывает поправку Ng из. регистра 26 в счетчик 25 и устанавливает в О триггер 6 формирователя разрешая тем самым проведение следуюtaero замера. Ксикдый раз на выход устройства выдается не текущее значение замера, формирующееся в .счетчике 25, а значение предыдущего sciMepa, хранящееся в регистре 23. В 1случае; пропадания информационного импульса, на счетный вход триггера 10 узла 9 ничего не поступит и на его выходах не будут формироваться ;импульсы переноса. В этом случае три теры 11 и 12 останутся оба в нулевом (исходном) состоянии. При этом на выходе элемента И 13 (прямой выход узла 9) сформируется потенциал нуля , а на выходе элемента НЕ 14 (инверсный выход узла 9) - единичный потенциал. В случае появления нескольких ин формационных импульсов на текущем и тервале измерения, на счетный вход триггера 10 поступит несколько импуль сов, первый из которых сформирует импульс переноса с единичного плеча триггера 10,который, в свою очередь установит триггер 11 в состояние Второй импульс по входу триггера 10 сформирует импульс переноса на его нулевом. плече, который установит ъ состояние Т1зиггер 12. При поступлении каждого следующего импуль са состояние триггеров 11 и 12 будет оставаться неизменным и лишь поочеред но будет подтверждаться. В итоге оба триггера 11 и 12 установятся в единичное состояние, что приведет, как и в случае пропадания информационного импульса, к появлению на выходе элемента И 13 потенциала нуля, а на выходе элемен та НЕ 14 - потенциала единицы. Таким образом, в случае возникнове ния недостоверного замера на прямом выходе узла 9 появляется потенциал нуля, запрещающий с помощью элемента И 16 установку в нуль триггера 17, а на инверсном выходе узла формируется потенциал разрешения на запись через элемент И 15 единичного состояния в триггер 17. С приходом очередного опорного си нала на вход счетчика-делителя 19 на чинают поступать импульсы с генерато ра 3 , и импульс с третьего выхода де шйфратора 18. опросит регистр 23 и на выход устройства поступит предыдущее измеренное значение фазового сдвига. Импульс со второго выхода дешифратора 18 установит триггер 17 в единичноесостояние, при этом с единичного плеча 17 на вход элемента И 29 ког в -гутатора 28 поступает разрешгиощий потенциал, подготавливающий вьадачу информации в следующем ( L +1)-м такте с сумматора 21. Перепись текущего недостоверного i-ro значения фазового сдвига из счетчика 25 в регистр 23 через элемент И 24 блокируется нулевым потенциалом с прямого выхода узла 9 и значение предыдущего фазового сдвига N.j хранится в регистре 23 до следующего,( I +1) такта. Импульс с первого выхода дешифратора 18 возвреодает узел анализа 9 в исходное состояние, вводит в счетчик 25 поправку из регистра 26 и подготавливает формирователь 4 к очередному замеру. По окончании формирования (I +1)-го (достоверного) замера на прямом выходе узла 9 сформируется единичный потенциал, разрешающий установку О триггера 17 и перепись числа i + i в регистр 23. При этом черезэлементы И 20 и 22, отк 5Е1тые разрешающим потенциалом с единичного плеча триг гера 17, сформированным в предыдущем I -м такте, на выход сумматора 21 поступают коды NL-J. из регистра 23 и из счетчика 25. На выходе сумматора 21 появляется число, равное .N,,.-N..,. Импульс с третьего выхода дешифратора 18 перепишет на выход устройства через открытый элемент И 29 коммутатора 28 выходной код сумматора 21 через блок деления на два 27. При этом на выходе устройства сформируется число -Мб,,, 2ii±.Lj2iki, которое представляет собой вычисленное значение i--ro фазового сдвига. Импульс со второго выхода дешифратора- 18 перепишет очередной результат измерения (.i + i) из счетчика 25 через открытый потенциалом разрешения с прямого выхода узла анализа 9 элемент И 24 в регистр 23 и установит триггер 17 в состояние О. Импульс с первого выхода дешифратора 18 подготовит устройство к следующему такту измерения, по окончании Которого число + i будет передано на выход. Таким образом, в предлагаемом цифровом фазовом дискриминаторе информация о текущем измерении выдается на выход с задержкой на один такт