Логическое запоминающее устройство Советский патент 1978 года по МПК G11C15/00 

t

Изобретение относится к запоминающтШ устройствам.

Известно логическое запоминающее устройство (ЗУ), содержащее блоки памяти, каждый из которых хранит определенное.

число одноразрядных слов и включает в себя cxF.--.iy дешифрации адреса, регистр адреса, рбГистр слова, - управляющие элементы И, ИЛИ и триггер анализа содержимого регистре слова l .,Q

Недостатком такого ЗУ является низкое быстродействие при реализации операции кодирования и декодирования информации.

Из известных устройств Ешиболее близким техническим решением к изобретению являетс$ 5 логическое ЗУ, содержащее постс-яниый накопитель, подключенный через дешифратор адреса к регистру ад)есг:1, вьгхопной регис:тр, счетные входы которого подключевь к вьн хоцам элемег5тов И, вх(), выходные и gO инфор шпионныо шины 21 .

К недостаткам этого устройства относятся НС-возможность вьгполнеиия операции декодирования и большая емкость постоянного накопителя.-25

Целью изобретения является расширение функциональных возможностей устройства за счет возможности вьтполнения операции декодирования и уменьшение емкости постояного накопителя.

Поставленная цель достигается тем, что предложенное устройство содержит дополнитег1ьные дешифратор и регистр, ключевой элемент, коммутатор приема-выдачи и элемент ИЛИ, входы которого подключены к одной из управляющих шин и выходу коммутатора приема-выдачи, Вьхол элемента ИЛИ соединен со входом дешифратора адреса. Информационные входы коммутатора приема-выдачи подключены к соптветствующим входной и выходной . Входы допоггнительного регистра соединены с выходами постоянного накопителя, а выходы подключены к информационньгм входам эломсэнтов И. Вход выходного регистра через ключевой элемент соединен с входной шиной ycTpoficTfa, УправляКЦше входы регистр-а адреса подключены к соответствующим вььходам дополнительного регистра. Вхопы дополнительного дешифратора соединены с выходами регистра адреса, а выходы - с соответсп ук.шими выходными шинами. Управляющие входь дополнительных дешифратора и регистра, 9nev 8HTOB И, вьпсодного регистг а, коч мутатора приема-выдачи и ключе вого элемента соединены с соответствующими шинами. Кодирование, в циклическом коде и деко- пирование циклического кода осуществляются следующим образом. Циклический код позволяет обнаружить и исправитЕз одну ошибку и -используется с пе.гью повышения достоверности передаваемой и принимаемой информации. Цикличес кий код представляет собой совокупность многочленов, делящихся на некоторый многочлен р (х) степени к, который называется порождающим , причем вьшолняется равенствоКСх X -j-i - бином степени, Tl, h, (х) - многочлен степени тп , который называется про вер очны Циклический код полностью определяется многочленами Р(Х) и h (X). Кодовую последовательность циклического-кода можно .представить в виде: fC) (Ох + (х). Коэффициенты многочлена Q ( Ч ) Х при К членах низшего поряд1са равны нулю, а при тп членах вьющего порядка соответствуют Коэффициентам в информационной последовательности (1 (х), достоверность которой необходимо повысить. Многочлен ГСХ) степени к-1 назьгоается многочленом проверо нь-х символов Кодового многочлена. Таким образом, кодовый многочлен 1 (х) имеет степень Tt -1, а Число коэффициентов тг ТП+К. Для того чтобы задать циклический.код, т.е. найти все 2 комбинаций, достаточ(но найти тп. основных комбинаций, которы аб(мзуют порождае-лую матрицу циклического кода, и указать порядок образования остальны 2 - тп кодовых многочленов. Для сист матического ци1спнческого кода порождающая матрица Р состоит кз единичной матрицы 1тп размерности тп-т и матрицы проверочных сим волов R размерности (-п-тп)тп. Таким образом. итп; Я и имеет размерность П тп . Матрица Р полностью задает циклический коя. Для получения комбинаций циклического ксэда нркно умножить строки матрицы Р па коэффиниенты информационного Многочлена Q результаты произведений сложить. В результате получают комбинацию циклического кода. Но так как результат сложения произведений строк единичной матрицы 1тп коэффициенты многочлена Q ( ) дает этот же информационный многочлен а (Х), то достаточно брать лишь произведения матрицы R на Q (х), и результат сложения дает многочлен проверочных символов т (х). Таким образом, записав в постоянный накопитель устройства только матрицу проверочных символов R. порождающей матрицы Р вместо всех 2 комбинаций многочленов (Проверочных символов, можно уменьшить емкость накопителя. При этом производится считывание из постоянного накопителя и сложение только тех строк порождающей матрицы, произведение которых на коэффициенты многочлена %{) равны нулю. Рассмотрим операцию декодирования циклического кода. Каждая кодовая комбинация циклического кода удовлетворяет условию , гдер - последовательность коэффициентов кодового многочлена ,()i Н - транспортированная проверочная матрица циклического кода размерности ( Ti тп ) л Если это условие не вьшолняется, то один из коэффициентов кодового многочлена содержит ошибку. Многочлен степени к-1, полученный в результате сложения произведений строк матрицы на коэффициенты кодового многочлена, назьтается локатором ошибки и соответствует одной из строк матрицы , Н . Локатор ошибки однозначно определяет ошибку в кодовом многочлене. Прибавлением по модулю два вектора , ошибки к кодовому многочлену осуществляется исправление ошибочного .символа. Таким образом, для обнаружения и исправления ошибки, в постоянный накопитель устройства записываются транспонированная проверочная матрица Нциклического кода и матрица, вектор ОВ ошибок. При этом п рои а во-. дится. считывание и сложение только тех строк- проэеЕоЧной матрицы, произведение KoTop.biX; на коэффициенты кодового многочлена не равно нулю. Вектор ошибки считывается по адресу, соответствующему локатору ошибки. На фиг. 1 изображена схема логического ЗУ;на фиг. 2 представлено распределение области постоянного накопителя. Логическое ЗУ содержит постоянный накопитель 1, дешифратор адреса 2,-регистр адреса 3, цополнительньгй регистр 4, элементы И 5, вьпсоаной регистр 6, ключевой элемент 7, коммутатор приема-вьтачи 8, элемент ИЛИ 9 и дополнительньгй дешифратор 10 . Выходы дешифратора 1О подключены к выходным шинам 11 и 12, на которые поступают сигналы обработанотп символов и обработано П символов соответственно. Управляющий вход дешифратора 1О соединен с управляющей шиной 13, служащей для опроса дешифратора 10, входы которог подключены к выходам регистра адреса 3, Адресные шины 14 - 16. служат соответственно для установки адреса 2 ячейки накопителя 1, для увеличения адреса на единицу, Д1Я разрешения приема адресов ячеек с О по (2 -1) в регистр 3 и уста новки части разрядов регистра 3 в состояние О. Управляющий вход регистра 4 соединен с управляющей шиной 17, слу- жающей для установки его в нулевое состо ние. Устройство содержит также управляющие шины 18 для разрешения перезаписи содержимого регистра 6 в регистр 4,шины 19 для считывания ошибки, шины 20 для сдвига содержимого регистра 8 влево, шин 21 для выбора режима коммутатора 8, вь ходную шину 22, управляющую шину 23 для разрешения приема информации в регис 6 И входную шину 24. Входы элемента ИЛИ 9 подключены к шине 19 и выходу коммутатора 8, а выход ко входу дешифратора 2.Информационные входы коммутатора 8 подключены к шинам 22 и 24. Входы регистра 4 соединены с выходами накопителя 1, а вькоды - с информационными входами элементов И 5. Вх регистра 6 через ключевой элемент 7 соединен с шиной 24. Управляющие входы 25 регистра 3 соединены со старшими разрядами регистра 4. Управляющие входы элементов И 5, коммутатора 8 и ключевого элемента 7 соединены соответственно с ши нами 18, 21: и 23. В ячейках накопителя 1 по адресам с нулевого по 2 -1 (фиг. - 2) записаны мно гочлены ошибок (область 1.1)./В Младших к разрядах ячеек с адресами с 2 по (2 + п ) (область 1,2)-.записана транспонированная проверочная, матрица Н циклического кода. В старших к разрядах ячеек с адресами с2 по (2 +т.) (область 1,3) записана матрица проверочнь символов R порождающей матрицы Р. Кодирование осуществляется следующим образом. .В исходном состоянии коммутатор 8 находится в положении выдача, ключевой элемент 7 закрыт, в регистре 3 адреса уСтановлен адрес ячейки накопителя 1, регистр 4 установлен в нулевое состояние, а в регистре 6 записана информационная послецоветельность. На шину 20 подается импульс сдвига, содержимое регистра 6 сдвигается, влево на один разряд, и символ информационной последовательности поступает на шину 22 и одновременно через коммутатор 8 и элемент ИЛИ 9 на вход дешифратора 2. Бели символ единичный, то из накопителя 1 считывается один из многочленов проверочных символов порождающей матрицы, который составляет к старших разрядов слова, и многочлен записывается в регистр 4. jHa шину 13 подается сигнал, и проверяетгя условна выдачи m информационных симвоhoB из регистра 6, о чем свидетельствует сигнал на шине 11, Если вьтано меньше m символов, т.е. на шине 11 отсутствует сигнал, то содержимое регистра 3 увеличивается на единицу, с этой целью на шину 15 подается сигнал, и продолжается выдача информационных символов из регистра 6 и считывание многочленов проверочных символов из накопителя 1, которые суммируются по модулю два с содержимым регистра 4. Если выдано тп. символов, то на шине 11 появляется сигнал, т.е. из регистра 6 выдается информационная последовательность, а в регистре 4 запись вается многочлен проверочных символов кодовой последовательности. На шину 18 поступает сигнал, и многочлен проверочных символов перепиоьюается в регистр 6 из регистра 4. Проверочные символы заполняют к старших разрядов регистра 6, причем содержимое младших разрядов не имеет значения. При дальнейшем поступлении импульсов сдвига на шину 2О проверочные символы поступают на шину 22. После каждого такта сдвига содержимого регистра 6 опрашивается дешифратор 1О. Для этого на и1ину 13 подается сигнал, и проверяет.ся условие BBI- дачи тг символов кодовой последовательности, о чем свидетельствует сигнал на шине 12. Если условие не выполняется, то продолжается выдача проверочных символов, в противном случае кодирование заканчивается. Декодирование осуществляется следующим образом. В исходном Состоянии коммутатор 3 находится в положении прием, ключевой элемент 7 открыт, в регистре 3 находится адрес 2 ячейки накопителя 1, регистр 4 установлен в нулевое состояние, содержимое регистра 6 сдвинуто на один разряд влево для освобождения младшего разряда. Символ кодоврй последовательности поступает на шину 24 и через ключевой элемент 7 записывается в младший разряд регистра 6 и одновременно через коммутатор 8 и элемент ИЛИ 9 поступает на вход дешифратора 2. При этом если символ единичный, то один из многочленов проверочной матрицы считывается из накопителя 1 в младшие разряды регистра 4, На шину 13 подается сигнал и проверяется условие приема тп символов кодовой последовательности в регистр 6, о чем свидетельствует сигнал на шине 11. Если принять тп символов, т.е. на шине 11 появляется сигнал, то ключевой элемент 7 закрывается и прекращается поступленив импульсов сдвига на шину 2О, т.е. пре кращается прием коровой последовательности регистр 6, но продолжается считывание мног членов транспонированной проверочной матриц из накопителя 1 и суммирование их по модулю два в регистре 4. В противном случав опраши вается дешифратор 10 сигналом, поступазошим по шине 13, и проверяется условие приема п символов кодовой последовательности, о чем свидетельствует сигнал на шине 12. Если принято меньше, чем in cHNiBo.ioB, то содержимое регистра 3 увеличивается на единицу подачей сигнала на ишну 15 и продолжается прием кодовой последовательности. В противном случае на шину 16 поступает сигнал разрешения в регистр 3 содержимого к младших разрядов регистра 4. Регистр 4 устанавливается в нулевое состояние подачей сигнала на шину 1 На шину 19 поступает сигнал разрешении, и Многочлен ошибки, имеющий тг) разрядов, считывается из накопителя в регистр 4. На шину 18 элементов И 5 подается сигнал, и много,член ошибки суммируется по модулю два с содержимым регистра 6, т.е. производится исправление ошибки. Таким образом, в описанном устройс- ве расширены функциональные возможности за счет введения операции декодирования, а использование матричного способа представления циклического кода позволяет сократить емкость матрицы постоянного ЗУ Б 1 раз, где N K2 /K m4-7i)-i-TTTZ . Например, для циклическо1о кода, имеющего п 15, получаем . Формула изобретения Логическое запоминающее устройство, содержащее постоянный накопитель, подключенный через дешифратор адреса к регистру адреса; выходной регистр, счетные входы которого .подключены к выходам элементов И, входные, выходные и информационные шины, отличающееся тем, что, с целью рас иирения функциональных возможностей устройства, оно содержит дополнительные дешифратор и регистр, ключевой элемент, коммутатор приема-выдачи и элемент ИЛИ, входы которого подключены к одной из управляющих шин и выходу коммутатора приема-выдачи, а выход элемента ИЛИ соединен со входом дешифратора адреса; информационные входы коммутатора приема-выдачи подклкЗчены к соответствук шим входной и Выходной шинам} входы дополнительного регистра соединены с выходами постоянного накопителя, а выходы подключены к информационным входам элементов И; вход выходного -регистра через ключевой элемент соединен с входной шиной устройства; управляющие входы регистра адреса подключены к соответствующим вьь ходам дополнительного регистра; входы дополнительного дешифратора соединены-с выходами регистра адреса , а выходы - с соответствующими выходными шинами; управляющие входы дополнительных дешифратора и регистра, элементов И, выходного регистра, коммутатора приема-выдйчи и ключевого элемента соединены с соответствующими управляющими шинами. Источники информации, принятые во внимание при экспертизе: 1.Авторское свидетельство СССР № 524224, М. кл. G-11 С 15/ОО, 1976. 2.Дроздов Б. А. и Пятибратов А, П. Автоматическое преобразование и кодирование информации. М., Советское рапио, 1964, с. 501,

// о

/20 /Jo

ffo

160

t7o

1.31.2

I