Арифметическое устройство цифрового вычислителя для самонастраивающихся систем автоматического управления Советский патент 1979 года по МПК G06F17/00 G05B15/02 

ведения в квадрат, первый информационный вход каждого блока выделения составляющих ошибки соединен с первым информационным входом устройства, с первым входом узла умножения и со втбрыми входами формирователя дополнительных кодов и накапливающего сумматора, второй информационный вход -- соединен со вторым информационным входом устройства, вторым входом узла умножения и третьим входом формирователя дополнительных кодов, управляющиевходы - соединены с соответствующими управляющими входами устройства и подключены к управляющим входам узла умножения и накапливающего сумматора, информационный выход устройства соединен с выходом сумматора, управляющие входы которого и управляющие входы блока возведения в квадрат подключены к соответствующим управляющим входам устройства. На фиг. 1 представлена блок-схема системы, в составе которой используется изобретение; на фиг. 2 изображена схема арифметического устройства; на фиг 3 показан пример реализации блока управления для формирования сигналов, управляющих арифметическим устройством и составными частями, системы. В coctaB схемы, изображенной на фиг. 1, . входят: преобразователь аналог-код 1, арифметическое устройство 2, вход которого соединен с выходом запоминающего устройства 3 и преобразователя код-аналог 4. Управляющие входы вышеперечисленных блоков, включая и запоминающее устройство 3, соединены с выходом блока 5 управления, причем вход преобразователя 1 соединен с выходом датчика 6 .управляемой координаты системы, а выход преобразователя 4 подсоединен ко входу блока 7 подстройки параметров регулятора системы. Кроме того в блок.схему .системы входят система 8 арифметического управления, генератор 9. Цифрой 10 обозначен входсистемы. Арифметическое устройство 2 (фиг. 2) состоит из идентичных блоков И выделения составляющих ощибки, содержащих узлы 12 умножения, каждый из которых включает регистр 13 множителя, регистр 14 множимого, сумматор 15, элемент И 16; формирователь 17 дополнительных кодов; накапЛ 1вающий сумматор 18. В состав устройства входят также блок 19 возведения в квадрат и сумматор 20. Блок 19 в О1Ючает регистр 21 множителя, регистр 22 множимого,-.сумматор 23, элемент И 24. Цифрами 25ч-39 обозначены входы устг ройства..г Блок 5 управления (фиг. 3) включает в себя последовательно соединенные генератор тактовых импульсов (ГТИ) 40, сдвигающий регистр 41, содержащий пятнадцать ячеек 41-1- 41-15, распределитель импульсов 42, вход которого соединен с выходом ячейки 41-9 сдвигающего регистра 41, а выходы распределителя импульсов 42 подсоединяются ко входам 32 арифметического устройства 2 (фиг. 2). Причем выходы ячеек 41-2, 41-6, 41-8, 41-9, 41-10, 41-11, 41-12, 41-14, 41-15 сдвигающего регистра 41 подсоединяются ко входам арифметического устройства 2, выход ячейки 41-3 соединяется со входом запоминающего устройства 3 (фиг. I), выход ячейки 41-5 - со входом преобразователя 1, а выход ячейки 41-15 соединяется с входом ячейки 41-1, Ячейка 41-4 сдвигающего регистра 41 соединена последовательно со счетчиком адреса 43, ко второму входу которого подключен выход ячейки 41-2; выход дешифратора адреса 44 подсоединяется ко входу запоминающего устройства 3. Выходы ячеек через логические узлы 45, 46, 47 и 48, выполняющие операцию условного перехода, соединены со входами соответствующих ячеек регистра 41. В состав логических узлов входят счетчики 49-52, элементы И 53-60. Выход логического узла 45 соединен со входом логического узла 46, выход логического узла 48 через элемент ИЛИ 61 соединен со входами логического узла 47. В процессе работы совместно с системой автоматического управления на вход 10 последней аддитивно с управляющим сигналом (уставкой) поступает с генератора 9, формирующего пробный сигнал (фиг. I). Управляемая координата, содержащая составляющую реакции системы, поступает на преобразователь аналог-код 1, где результаты измерения -дискретных значений сигнала представляются в цифровом коде. Арифметическое устройство 2 обеспечивает вычисление коэффициента разложения текущей ИПФ по системе ортогональных- функций Уолща. Значения коэффициентов разложения требуемой ИПФ и значения сверток функций Уолща вычисляются заранее и вводятся в. запоминающее устройство 3. Кроме того, ар фметическое устройство 2 обеспечивает вычисление сигнала самонастройки, представляющего собой сумму квадратов разности всех коэффициентов разложения текущей и соответствующих им коэффициентов разложения требуемой ИПФ. Сигнал с ячейки 41-1 блока управления считывает коды коэффициентов, разложения требуемой ИПФ с запоминающего устройства 3 в накапливающие сумматоры 18 и сбрасывает на «О сумматор 20. В следующем такте через интервал времени, зависящий от периода генератора 40 тактовых импульсов. Сигнал с ячейки 41-2 сбрасыает на «О регистры и сумматоры узлов умножения 12, счетчики блока управления 5, включая и счетчик адреса 43. Сигнал с ячейки 41-3 считывает коды сверток с запоминающего устройства 3 в 1егистры узлов 12. Сигнал с ячейки 41-4 записывает «1 в счетчик адреса 43. Сигнал с ячейки 41-5 считывает код с преобразовате 14 1 аналог-код в регистры

узлов 12. По сигналу с ячейки 41-6 осуществляется передача кодов из регистров множителя в сумматоры, если младший разряд регистра множителя равен «1, производится поразрядное суммирование и запись «I в счетчик логического узла 45. По сигналу с ячейки 41-7 осуществляется сдвиг регистров множителя и сумматоров на один разряд вправо, запись «1 в ячейку 41-6 блока управления, если показания счетчика логического узла 45 меньше числа Кд, соответствующего числу разрядов кодов чисел. Сигнал с ячейки 41-7 осуществляет запись «1 в ячейку 41-8 и в счетчик логического узла 46, если показание счетчика логического узла 45 равно Ki. Таким образом, за Ki тактов сигналами с ячейки 41-7 осуществляется перемножение чисел, записанных в регистрах .узлов 12. По сигналу с ячейки 41-8 осуществляется вывод кода произведений из сумматора узлов умножения 12 в накапливающие сумматоры 18. При этом, если знаки умножаемых чисел противоположны, то с помощью формирователей дополнительных кодов 17 в накапливающие сумматоры 18 код произведения подается в обратном коде, а в случае совпадения знаков этих чисел - в. прямом коде. Сигнал с ячейки 41-8 записывает «I в ячейку 42-2, если показание счетчика логического узла 46 меньще числа М, и осуществляет запись «1 в ячейку 41-9, если показание счетчика логического узла 46 равно М-.

Сигнал с ячейки 41-9 считывает сигнал .с первой ячейки распределителя импульсов 42, осуществляя передачу кода накапливающего сумматора 18 (первого из блоков 11) в регистры блока 19 возведения в квадрат, и подготавливает цепь установки «О этого накапливающего сумматора 18. По сигналу с ячейки 41-10 осуществляется установка «О вышеупомянутого накапливающего сумматора 18. Цепи установки «О остальных накапливающих сумматоров заперты до прихода соответствующих сигналов с распределителя импульсов 42. По сигналу с ячейки 41-11 осуществляется передача кодов из регистра множимого блока 19 возведения в квадрат в сумматор, если младщий разряд регистра множителя равен «1, и осуществляется поразрядное суммирование. По сигналу с ячейки 41-12 осуществляется сдвиг -регистра множителя и сумматора блока 19 возведения в квадрат на один разряд вправо, осуществление записи «1 в ячейку 41-1 блока управления, если показание счетчика логического узла 47 меньще числа K-j, соответствующего числу разрядов кодов чисел, либо осуществление записи «1 в ячейку 41-13, если показания счетчика логического узла 47 равно Кг- Таким образом, за Kj тактов с ячейки 41-12 осуществляется возведение в квадрат чисел, записанных в регистрах. По сигналу с ячейки 41-13 осуществляется вывод кода произведений из сумматора

блока 19 возведения в квадрат в сумматор 20 и запись «I в счетчик логи;1еского узла 48. По сигналу с ячейки 41-14 осуществляется сброс на «б регистров и сумматоров блока 19 возведения в квадрат, запись «1 в ячейку 41-9, сброс на «О счетчика логического узла 47, через элемент ИЛИ 61, если показания счетчика логического узла 48 меньще N. Этот же сигнал с ячейки 41-14, осуществляет запись «1 в ячейку 41-15, если

показания счетчика логического узла 48 равно N. Таким образом, если показания счетчика логического узла 48 меньще N, то в следующем такте сигнал с ячейки 41-9 считает сигнал с первой ячейки распределителя

5 импульсов 42, который осуществляет передачу кода накапливающего сумматора (второго из блоков 11) в регистры блока 19 возведения в квадрат. Таким образом, за N-f 1 тактов распределителя импульсов 42 в сумматоре 20 оказывается записанным число,

0 соответствующее величине сигнала самонастройки. Сигнал с ячейки 41-15 осуществляет вывод кода сумматора 20 на вход преобразователя 4 код-аналог. Аналоговая величина, соответствующая вычисленному значению сигнала самонастройки, с выхода преобра5зователя 4 «код-аналог поступает на вход блока 7 подстройки параметров регулятора. Блок 7 подстройки параметров регулятора изменяет параметры системы управления с целью приближения их к требуемым.

0

Формула изобретения

Арифметическое устройство цифрового вычислителя для самонастраивающихся систем автоматического управления, содержащее узлы умножения, отличающееся тем, что, с целью увеличения быстродействия и точности выделения сигнала самонастройки при наличии помех, оно содерн ит блок возведения в квадрат, выход которого соединен со входом сумматора, и блоки выделения составляющих ощибки, каждый из которых включает накапливающий сумматор, формирователь дополнительных кодов, первый вход которого соединен с выходом узла умножения, выход подкл10чен к первому входу накапливающего сумматора, выход которого соединен с выходом блока выделения составляющих ошибки и с соответствующим входом блока возведения в квадрат, первый информационный вход каждого блрка выделе0 НИН составляющих ощибки соединен с первым информационным входом устройства, с

первым входом узла умножения и со вторыми входами формирователя дополнительных кодов и накапливающего сумматора, второй

информационный вход -F- соединен со информационным входом устройства, вторым входом узла умножения и третьим входом формирователя дополн.ительны кодов, управляющие входы - соединены с соответствующими управляющими входами