Опреративное запоминающее устройство Советский патент 1979 года по МПК G11C9/06 

1

Изобретение относится к области вычислительной техники, а именно к организации памяти ЭВМ, которая преимуществепно может быть использована в автоматизированных системах обработки данных (АСОД).

Известны оперативные запоминающие устройства (ОЗУ), в которых необходима выборка вторичных массивов информации из первичных .

Наиболее близким по технической сущности к изобретению является оперативное запоминающее устройство, содержащее блок управления, выходы которого соединены с входами накопителя, адресные щины и шииу управления 2.

При рещенпи информационно-логических задач практически всегда возникает необходимость в организации вторичных массивов из Первичного, что приводит к более эффективному решению задач данного типа. Организация вторичных массивов на оперативных запоминающих устройствах предусматривает дублирование первичных записей или формирование массивов поисковых ключей с запоминанием индексов соответствующих записей первичного массива, что вызывает больщие затраты памяти для организации хранения этих массивов, так как иной организации хранения

вторичных массивов в обычном адресном ОЗУ достичь невозможно из-за того, что в нем обеспечивается работа только с ячейками памяти, а не. с отдельными двоичными разрядами.

Целью изобретения является новыщение информационной емкости устройства. Поставленная цель достигается тем, что

устройство содержит блок памяти, счетчик адреса, регистр, блок коммутации, схему сравнения и дешифратор, выходы которого подключены к одним выходам счетчика адреса, другие выходы которого подключены к адресным щинам блока памяти, а входы счетчика адреса подключены соответственно к адресным щинам и щине управления, выходы дешифратора подключены к соответствующим управляющим входам регистра и блока коммутации, выход которого подключен к входу схемы сравнения, выход схемы сравнения подключен к щине управления, информационные входы регистра подключены к щинам считывания

блока памяти, а выходы регистра подключены к щинам запнси блока памяти и информационным входам блока коммутации. На чертеже изображена структурная схема оперативного запоминающего устройства.

Оперативное запоминающее устройство содержит оперативную память для хранения вторичных массивов (не показана), ариф1метико-логическое устройство (АЛУ) 1 процессора ЭВМ, предназначенное для выполнения различных операций над двоичной информацией, и устройство 2 центрального управления (УЦУ) процессора ЭВМ, которое формирует последовательности управляющих сигналов.

Кроме того, оперативное запоминающее устройство содержит память для хранения первичного массива, которая включает в себя основной блок памяти, состоящий из накопителя 3 и блока 4 управления, и блок памяти (флаговая память), состоящий из накопителя 5 и блока 6 управления. Каждому двоичному разряду флаговой памяти соответствует строго определенная ячейка основного блока памяти. Группа двоичных разрядов флаговой памятн, представляющих все записи первичного массива, образует флаговую зону, число ячеек которой определяется формулой

Я - entier ( - + 1 Ч Гф

где N - число записей первичного массива; Гф - разрядность флаговой памяти.

Число зон К. определяется числом вторичных массивов, одновременно хранящихся в памяти ЭВМ, и определяет объем флаговой памяти. Единица в двоичном разряде флаговой памяти означает принадлежность соответствующего элемента первичиого массива к данному вторичному массиву; нуль означает, что соответствующий элемент первичного массива не входит в данный вторичный массив.

Кроме того, в состав оперативной памяти входят счетчик 7 адреса, дешифратор 8, регистр 9, блок 10 коммутации, схема 11 сравнения, адресные шины 12, шина 13 управления, шины 14 считывания и шины 15 записи.

На счетчик 7, разрядность которого n entier(log2N- --l), поступает код адреса опроса из АЛУ 1 процессора. Младшие /7г loq2/ф разрядов кода адреса со счетчика 7 дешифрируются на дешифраторе 8. Выходы дешифратора 8 соединены с управляющими входами регистра 9 и блока 10 коммутации, так, что имеется однозначное соответствие каждого выхода дешифратора 8 определенному входу регистра 9, т. е. номеру триггера, - и блока 10 коммутации, что позволяет повысить информационную емкость устройства.

Устройство работает следующим образом.

Занись и выборка элементов первичного массива по адресу, задаваемому процессором без анализа принадлежности элементов первичного массива какому-либо вторичному массиву, осущест яется аналогично записи и считыванию информации в обычном адресном ОЗУ.

Запись элемента первичного массива во вторичный массив или исключение его из 5 вторичного массива путем записи или стирания в соответствующем адресе накопителя 3, задаваемом процессором, соответствует бите информации флаговой памяти. При этом спрашивается ячейка флаговой

10 памяти, код адреса которой составляется из кода номера вторичного массива задаваемого УЦУ 2 процессора и кода старщих (п-т) разрядов адреса спроса. Содержание опрошенной ячейки флаговой памяти

15 пересылается в регистр 9. Дешифратор 8 преобразует позиционный двоичный код т младших разрядов адреса в унитарный, который устанавливает соответствующий триггер регистра 9 в единичное или нуле0 вое состояние в зависимости от команды. Затем содержание регистра 9 записывается во флаговую память по тому же адресу. Выборка элементов любого из вторичных массивов без указания адреса опроса накопителя 3 осуществляется посредством анализа битов соответствующей зоны флаговой памятн. При этом вывод элементов первичного массива, входящих в данный вторичный массив, идет в порядке возрас9таиия значений адресов, по которым элементы записаны в накопителе 3. Первый адрес опроса флаговой памяти при выполнении данной команды определяется только кодом номера вторичного массива (стар5 шне разряды), так как счетчик 7 адреса в начальный момент обнуляется, т. е. сначала спрашивается первая ячейка флаговой памяти. Содержание ячейки пересылается в регистр 9. Затем на схему 11 сравнения

0через блок 10 коммутации пропускается информация с того триггера регистра 9, номер которого присутствует на выходе дешифратора 8. На одноразрядной схеме 11 сравнения информация с триггера сравниg вается с единицей и в случае успешного сравнения опрашивается накопитель 3 по адресу, код которого снимается с выходов счетчика 7 адреса, и считанная информация выдастся в АЛУ 1 процессора с одиоQ временной выдачей результата анализа со схемы И сравнения в УЦУ 2 процессора. При следующем запросе от УЦУ 2 процессора значение счетчика 7 увеличивается на единицу н аналогичный анализ нроизвоg дится над следующим разрядом регистра 9. Если сравнения не произошло, то значение счетчика 7 адреса увеличивается на единицу и анализируется очередной разряд регистра 9.

После анализа крайнего слева разряда регистра 9 значение счетчика 7 адреса увеличивается на единицу (после несравнения или нового запроса от процессора), опрашивается следующая ячейка данной зоны

флаговой памяти и процесс продолжается

до выхода на границу зоны, т. е. на анализ крайнего левого двоичного разряда последней ячейки зоны. После этого анализа процесс выполнения операции прекращается и команда снимается.

Выборка элементов вторичного массива, номер которого задается УЦУ 2 процессором, осуществляется с заданием адреса основного блока памяти, с которого необходимо начать вывод.

При этом вывод элементов первичного массива, входящих в данный вторичный массив, идет либо в порядке возрастания их адресов в накопителе 3, либо в порядке убывания до верхней или нижней грани зон флаговой памяти в зависимости от направления просмотра.

Отличие данной операции от предыдущей заключается лищь в том, что просмотр зоны начинается не с крайнего правого бита первой ячейки данной зоны, а с бита, определяемого кодом адреса опроса, задаваемого процессором и, кроме того, задается направление просмотра зоны, т. е. либо влево, как в предыдущей операции, либо вправо с аналогичным анализом значений двоичных разрядов и переходами от ячейки к ячейке с выходом соответственно на верхнюю или нижнюю границы зоны, номер которой задается УЦУ 2 процессора.

Формула изобретения

Оперативное запоминающее устройство, содержащее блок управления, выходы которого соединены с входами накопителя, адресные щины и шину управления, отличающееся тем, что, с целью повышения информационной емкости устройства, оно содержит блок памяти, счетчик адреса, регистр, блок коммутации, схему сравнения и дешифратор, выходы которого подключены к одним выходам счетчика адреса, другие выходы которого подключены к адресным

щинам блока памяти, а входы счетчика адреса подключены соответственно к адресным щинам и щине управления, выходы дещифратора подключены к соответствующим управляющим входам регистра и

блока коммутации, выход которого подключен к входу схемы сравнения, выход схемы сравнения подключен к шине управления, информационные входы регистра подключены к щинам считывания блока

памяти, а выходы регистра подключены соответственно к шинам записи блока памяти и информационным входам блока коммутации.

Источники информации,

принятые во внимание при экспертизе 1. Майоров С. А. и Новиков Г. И. Принципы организации цифровых мащин. Л., «Машиностроение, 1974, с. 360-396. 2. Крайзмер Л. П. и др. Ассоциативные запоминающие устройства. Л., «Энергия, 1967, с. 18-19.

Г

П

I