Процессор для мультипроцессорной системы Советский патент 1987 года по МПК G06F15/16 

Изобретение относится к вычисл1г- тельной технике и может быть использовано при построении универсальных, и специализированных мультипроцессорных систем (МпС) и микропроцессоров, каналом связи для группы которых и, в частности, для системы в целом служит общая информационная шина.

Целью изобретения является повышение производительности процессора и расширение его функциональных возможностей путем динамического назначения свободных сегментов программы и представления ими. последовательно вложенных ветвей задачи.

На фиг.1 представлена функциональная схема процессора для мультипро- (ессорной системы; на фиг. 2 - пример выполнения блока обработки данных (микропроцессора); на фиг.З - пример выполнения блока регистров блока об- работки данных; на фиг.4 - пример выполнения регистра адреса блока обра

ботки данных; на фиг.З - пример вы- полнения блока памяти программ; на фиг.6 - пример выполнения блока памяти характеристик; на фиг.7 и 8 - вре- менные диаграммы работы процессора.

Процессор для мультипроцессорной системы (фиг.1) содержит блок обработки данных (микропроцессор) 1,блок 2 памяти программы, блок 3 памяти характеристик, регистр 4 данных, схему 5 сравнения, дешифратор 6, два триг- гера 7 и 8 управления, мультиплексор 9 адреса, элемент И-ИЛИ 10, пять элементов И 11 - 15, двунаправленный коммутатор 16, коммутаторы 17 - 19 данных, адреса и признаков режима и имеет тактовую шину 20, Кроме того,блок 1 имеет информационньй вход-выход 21, адресный выкод 22 четыре выхода 23 - 26 признака режима, вход 27 прерьшания, а процессор имеет первый и второй синхронизируклцие входы 28 и 29, вход 30 разрешения обращения, вход 31 готовности, выход 32 запроса, ннформационньй вход-выход 33, адресньй выход 34, первый 35, вто- рой 36 и третий 37 выходы признака режима и вход-выход 38 прерьшания.

Блок 1 содержит (фиг.2)-арифметико-логическое устройство 39, многоразрядный первый информационный вход которого связан с информационными входами выходного регистра 40 адреса и выходного регистра 41 данных и с выходом блока 42 регистров, информационный вход которого подключен к выходу входного регистра 43, информационным входам рабочего регистра 44 и регистра 45 команд,, выходы которых соединены соответственно с вто- рьп. информационным входом арифметико- логического устройства 39 и с первым информационным входом регистра 46 адреса, и через группу элементов И 47 совместно с входами элемента И 48 к информационному выходу арифметико-логического устройства 39, старший разряд которого, выход переноса, а также выход элемента И 48 соединены с первым, вторым и третьим информационными входами регистра 49 признаков Выход последнего связан с группой старших разрядов второго информационного входа регистра 46 адреса, третий информационный вход которого подключен к выходу позиций адресного поля регистра 50 микрокоманд. Младшая позиция второго информационного входа регистра 46 адреса связана с нулевым выходом триггера 51,синхронизирующий вход которого подключен к входу 27 прерывания, единичный вход - к выходу элемента И 52, первьй вход которого связан с синхронизирующим входом триггера 53 .и выходом элемента И 54, Выход регистра 46 адреса подключен к входу микропрограммной памяти 55i выход которой связан с информационным входом регистра 50 микрокоманд, соединенного синхронизирующим входом с выходом элемента И 56, первым и вторым выхода1 и операционных полей - с входами элемента ИЛИ 57,. с первым 23 и вторым 24 выходами признака- режима. Выход элемента ИЖ 57 подключен к синхронизирующему входу триггера 58 Третий выход операционных полей регистра 50 соединен с третьим выходом 25 признака режима, четвертый выход операционных полей-регистра 50 - с управляющим входом выходного регистра 40 адреса, первым входом элемента И 54 .и единичным входом триггера 58, а пятый выход операционных полей регистра 50 - с вторым входом элемента И 52 . Остальные выходы юперацион- ных полей регистра 50 микрокоманд подключены -к управляющим входам 5 9 (арифметико-логического устройства- 39), 60 и 61 (выходного 41 и входного 43 регистров), 62 (блока 42), 63 (рабочего регистра 44), 64 (регистра 45), 65 (регистра 46), 66 (регистра 49), а также к объединенному входу

312

67 группы элементов И 47 (эти связи на фиг.2 условно не показаны). К синхронизирующим входам выходных регистров 40 адреса, входного регистра 43 данных, блока 42 регистров, рабочего регистра 44, регистра 45 команд и регистра 49 признаков, а также к первому входу элемента И 56 подключен первый синхронизирующий вход 28 (Ф1), второй синхронизирующий вход 29 (Ф2) объединен с вторым входом элемента И 54, а тактовьй вход (обозначенньш как сигнальная линия тактовой шины 20) блока 1-е информационным входом триггера 53, единичный выход которого подключен к второму входу элемента И 56. При этом информационные входы триггеров 51 и 58 подключены к шине нулевого потенциала блока 1. Одноименные позиции выхода выходного ре- гистра 41 данных и информационного входа входного регистра данных связаны между собой и подключены к соответствующим линиям информационного входа-выхода 21, а выход выходного регистра 40 адреса подключен к ад- ,ресному выходу блока 1.

Арифметико-логическое устройство 39 представляет собой комбинацион- ный логический узел, выполняющий в соответствии с задающей кодовой комбинацией на управляющем входе 59 операции сложения, вычитания, логического умножения, сложения по модулю два, увеличения на единицу, уменьшения на единицу и инверсии над поступающими на его входы операндами. Кроме того, им могут быть заполнены передача без модификации и сдвиг влево или вправо на один разряд кодов, поступающих соответственно с первого и второго информационных входов. Код числа, полученного в результате операции, поступает на информационньй выход ариф- метико-логического устройства 39,

Блок 42 регистров (фиг.З). состоит из семи регистров 68,. информационные входы 69 которых объединены в информационный вход, а выходы подключены к входам соответствующих групп элементов И 70, выходы 71 которых объединены в выход блока. Управляющие входы регистров 68 связаны с выходами дешифратора 72, общие входы групп элементов И 70 соединены с выходами дешифратора 73. Управляющий вход де- щифрато ра 72 подключен к синхронизирующему входу блока, а информационные

04

входы дешифраторов 72 и 73 соединены с управляющим входом 62.

Регистр 46 (фиг.4) состоит из регистра-счетчика 74, синхронизирующий вход которого сопряжен с линией Ф2 второго синхронизирующего входа бло- ка 1, информационньй вход подключен к выходу трехканального мультиплексора 75, а выход 76 является выходом узла. Входы младших четырех разрядов первого- информационного входа 77 мультиплексора 75 соединены с шиной нулевого потенциала, а старших восьми - соединены с первым информационным входом узла. Входы младших четырех разрядов второго информационного входа мультиплексора 75 соединены с выходами элементов И 78 - 81, первые входы 82 - 85 которых соединены соответственно с нулевым, первым, вторым и третьим разрядами второго информационного входа, а вторые входы указанных элементов И и стар.шие восемь разрядов второго информационного входа мультиплексора 75 связаны

с разрядами его третьего информационного входа 86 и третьим информационным входом узла. Управляющие входы мультиплексора 75 подключены к входам элемента И 87, выход которого соединен с управляющим входом регистра- счетчика 74, и к nepBoii группе линий управляющего входа 65, Трети вход элемента И 78 соединен с нулевым выходом триггера 88, единичньш и нулевой входы которого подключены к второй группе линий управляющего

входа 65.

Микропрограммная память 55 хранит микропрограммы исполнения -системы команд блока 1, а также микропрограммы инициализации, выборки команд и перехода по запросу прерывания.

Блок 2 памяти программ (фиг.5) состоит из накопителей 89, в качестве которых используются, например, микросхемы полупроводникового ЗУ, связанных между собой адресными, а также первыми и вторыми входами записи/чтения. . Точка объединения адресных входов накопителей 89 под1«лючена к адресному входу 22 (обозначенному ифрой сигнальной линии внешней вязи) блока 2, а точки объединения первого и второго входов- записи/чтения - соответственно к объединенному входу группы элементов И 90, выходу элемента И 91, первый вход которо512954

го связан с входом 23, и выходу элемента И 92, первьй вход которого связан с входом 24 блока 2, Оставшиеся- одноименные входы элементов И 91 н 92 объединены и вторые инверсные вхо- ды 93 подключены к инверсному входу разрешения, а третьи входы - к прямому входу 25 разрешения. Выходы нако пителей 89 через группу элементов

И 90 подключены к одноименным линиям fO входа-выхода 21, с которыми также связываются информационные входы со ответствующих накопителей 89.

Блок 3 памяти характеристик (фиг.6) состоит из накопителей 94,связанных J5 между собой адресными входами 95, а также первыми управляющими входами записи/чтения.. Точка объединения вторых входов записи/чтения накопителей 94 подключена к выходу элемента И 96, 20 первьй инверсный вход 97 которого, включенный в точку объединения первых входов записи/чтения накопителей 94, связан с первым входом записи/чтения, а второй вход 9В - с вторым входом ) записи/чтения блока 3. Точка объединения адресных входов 95 связана с адресным входом, а информационные входы и выходы 99 накопителей 94 являются ЛИНИЯМИ соответственно инфор- 30

иационното входа 21 и выхода блока 3,

Схема 5 сравнения может быть выполнена на основе сумматора, в котором в качестве первых входов задействованы информационные инверсные -вхо- 35 ды, в качестве вторых входов-- Инфорг. мационные прямые входы сумматора, а на входную линию переноса заведен сигнал логического О, Выходная линия переноса сумматора в таком слу- 40 чае является выходом узла.

Коммутатор 17 (аналогично коммута-/ торы 18 и 19} может быть включен в виде группы элементов И, способных 5 устанавливать на выходе О, 1. а также высокоимпедансное состояние; При этом входь элементов И, от активности которых зависит, будет ли на выходе повторение состояния вто 50 рЬго входа, либо ему задается третье состояние, объединяются,в пределах группы и являются- управляющим вхо дом узла.

Двунаправленньй KOhdMyTarop 16 мо- 55 жет быть выполнен в виде двух групп

элементов И, способных устанавливать на выходе уровни- логического О, логической 1 и третье (высокоим106

педансное) состояние, с подключенным к управляющим входам групп выходом Соответственно первого и второго эле ментов И; первьй инверсньй вход первого элемента И совместно с первым- входом второго элемента И связаны с первым управляющим входом., а объединенные Вторые входы первого и второго элементов И - с вторым управляющим входом узла Свободные входы первой группы элементов И подключены к соответствующим выходам второй группы элементов И и представляют собой линии первого входа-выхода, а свободные входы второй группы элементов И, связанные с выходами первой группы элементов И, - линии второго входа-выхода двунаправленного коммутатора 16. При этом, если одновременно с/сигналом активизации на втором управляющем входе на первом управляющем входе установлен уровень О, передача информации происходит с первого входа-выхода на второй вход-выход узла, для уровня t - в противоположном направлении.

На фиг.7 представлена временная диаграмма функционирования узлов процессора в цикле инициации им име- нрванного сообщения, а на фиг,8 - при восприятии именованного сообщени проводимого по внешним цепям (для случая наложения цикла последнего на цикл записи -характеристики в процессоре) .

Значением времени t обозначена исходная точка цикла обращения к внешнему устройству (цикла, использу емого для передачи процессорам МпС именованного сообщения), В начале его блоком 1 формируется сигнал на выходе 26. С окончанием действия- синхронизирующего сигнала Ф1 на ад- ресном выходе 22 устанавливается задающая кодовая комбинация.: которая че- ,рез элемент И 12 вызывает активное состояние, на внешнем выходе.32-запроса и одновременно является условием для инициирования первого выхода (диаграмма 6.) дешифратора 6,

Значением t,/ обозначена точка анализа ГОТОВНОС.ТИ внешних цепей процессора к приему передаваемых, в данном цикле информационного слова (имени ветви) и указателя типа обмена,значением t - точка захвата внешних цепей,t, по

1 сост

Интервал времени

янию тактовой ишны 20 устанавливает период ожидания (Т) блока 1.

Снятие блокирующего (единичного) состояния триггера 7 определяет начало цикла обращения - операция Чтние - в блоке 3. Приведенная временная диаграмма соответствует случаю, когда содержимое регистра 4 в начале цикла обращения меньше считываемой из блока 3 характеристики. .

Значением t обозначена точка завершения блоком 1 исполнительной фазы, т..е, снятие задающих сигналов на выходах 24 и 26, цикла обращения к внешнему устройству. В этой точке с учетом значений тестируемых состояний указывается изменение содержимого регистра 4 и установление актиного состояния входу 27 блока 1.

Значением t обозначена точка отключения, в соответствии со снятием задающего сигнала на выходе 36,внешних цепей от внутренних цепей процесора.

Значением t (фиг.9) обозначена исходная точка цикла.обращения к устройству ввода-вывода (цикла, назначенного для записи процессором в собственньй блок 3 характеристики локального процессора). В начале ег блоком 1 формируется сигнал на выходе 26. С окончанием действия синхронизирующего сигнала Ф1- на адресном выходе 22 устанавливается задающая кодовая комбинация, которая через элемент И 12 блокирует формирование сигнала на выходе 32 и одновременно является,условием для инициирования третьего выхода (диаграмма 6) дешифратора 6.

Значением t, обозначена точка начала приема с внешних цепей процессора именованного сообщения. Значением to - точка анализа готовности

Q

блока 3.выполнить установленный блоком 1 цикл обращения (операция записи).

Интервал времени t - t по состянию тактовой щины 20 устанавливает период ожидания блока 1 о

Снятие блокирующего (единичного) достояния триггера 7 определяет на

чало цикла обращения - операция .Чт

ние

II

в блоке 3, инициация которого вызьшается состоянием внешних цепей процессора, установление которого производится внешним устройством.

Значением t обозначена точка завершения передачи по внешним цепям именованного сообщения - снятия указателя типа обмена с входа-выхода 38.

Приведенная на фиг.8 временная диаграмма соответствует случаю, когда содержимое регистра 4 больше считываемой из блока 3 характеристики.

Значением t, обозначена точка отключения внешних цепей процессора от источника передаваемого именованного сообщения.

С завершением цикла обращения - операция Чтение - в блоке 3 в соответствии с задающими сигналами микропроцессора устанавливается иницииру- емьй цикл обращения - операция Запись.

Значением Ц обозначена завершающая точка рассмотренного цикла обращения к устройству ввода-вьшода.

В блоке. 2 памяти программ хранятся частичные копии системной управляющей информации (ядра операцион ной системы МпС), назначенный к исполнению сегмент параллельной программы и промежуточные результаты.

Основными функциями ядра операционной системы МпС являются поиск очередной работы, формирование связанной с назначенным к исполнению сегментом параллельной программы динамической управляющей информации и обработка системных прерываний.

Процесс поиска осуществляется следующим образом.

Локальный процесс свободного процессора обращается к списку доступных вершин, представляющему собой часть управляющих таблиц системы, в котором имеется информация обо всех вершинах параллельной программы, активиз1фо- ванных к данному моменту времени. Выбрав очередную вершину, локальный процесс начинает обработку связанной с ней управляющей информации, в частности формируются значения верхних и нижних границ для параллельных циклов, подчиненных вершине, анализирует возможность выполнения программы этой ветви (ветвей) и в случае разрешения производит загрузку соответствующего сегмента параллельной

программы и т.п.

Такты в процессорах МпС осуществляются синхронно за счет использования единых серий сигналов Ф1 и Ф2 .поступающих на синхронизирующие вхо.ды 28 и 29, и начало текущего такта связывается с нарастающим фронтом первого из них.

Процессор работает следующим образом.

При всяком обращении, производимом с целью приемаочередной инструкции (части инструкции) или приема (выдачи) слова данных от источника (к приемнику) информации а также в случае формирования специального сигнала установки либо признака режима, блок 1 задает на адресном выходе 22 код адреса, на выходе 23 или выходе 24 - сигнал, определяющий направление передачи слова на информационном входе-выходе 21 (в блок 1 - при инициировании первого, из блока 1 - второго из них), а на выходе 25 - сигнал, интерпретирующий код адреса в качестве положения ячейки памяти или номера устройства вво- да-вьшода.

В течение интервала активности выходов блока 1 определенная группа кодовых комбинаций, выставляемых на старших позициях адресного выхода 22,воздействует на элемент И 12 и вызывает на выходе его сигнал низкого уровня, что является условием для разрешения доступа к блоку 2, а также, совместно с кодом группы младших позиций адресного выхода 22, - к активизации одного из выходов (за исключением первого) дешифратора 6. Состояние выхода 25 на прямом входе разрешения и на инверсном управляющем входе названных блоков определяет обращение к одному из них (высокий уровень сигнала указывает доступ к блоку 2),, запрещая работу другого. Режим работы Чтение или Запись инициированного блока 2 (в первом случае для задания теку щего содержимого, по информационному входу-выходу 21, во втором - при приеме выставленного последнего слова) указьшается сигналами на его- первом и втором входах записи/чтения, повторяющих управляющие уровни одноименных выходов 23 и 24, Выбор (в обоих случаях) ячейки, с которой коммутируется вход-выход блока 2, определяет младшая часть указанного слова адреса.

В режиме Хранение / блок 2, а дву направленньй коммутатор 16 и коммутатор 17 в положении Отключение

1295410

10

переводят свои вход-выход, первьм вход-выход и выход в высокоимпедан- сное состояние, так что в каждом обращении блоку 1 обеспечивается связь

с источником/приемником по типу Один ,за многих, при которой передача сло- iBa к информационному входу-выходу 2-1 ;яибо от него происходит без маскирования информации.

Для записи информации-в блок 3 на

выходе 25 задается низкий уровень сигнала, на адресном выходе 22 - код, определяющий собой активность третьего выхода дешифратора 6, Сигнап на выходе 26, формирование которого производится блоком 1 на такт ранее, нежели сигнала Запись (в другом режиме - Чтение) сигнальной линии

24(23), а снятие - одновременно с окончанием последнего, своим появлением при заданных условиях устанавливает 1 на втором входе мультиплексора 9 и на первом входе элемента И 15, что при наличии высокого уровня на сигнальной линии 24 вызывает сигнал на первом входе записи/ чтения блока 3.- Код, выставляемьй блоком 1 на информационном входе-выходе 21, оп:ределяет адрес ячейки и записываемую в эту ячейку характеристику, поскольку содержимое группы младших разрядов его через нормально коммутируемьй первый информационный

вход мультиплексора 9 задает состояние адресного входа, а содержимое старших разрядов - состояние информационного входа блока 3.

Записьтаемая. характеристика указьшается как двоично-кодированное число, абсолютная величина которого связывается обратной зависимостью с глубиной вложения представляемой ею ветви в цепочке их, в назначенном

процессору сегменте параллельной программы и, в частности, может быть задана обратным кодом номера уровня вложения. Таким образом,число разрядов в слове данных, которыми представляется характеристика, выбирает™ ся из условия покрытия группой старших разрядов возможного числа уровней вложения ветвей на максимальном пути, в блок-схеме, программы, начинающемся некоторым узлом вхождения.,

оканчивающемся-завершающим узлом (узлом слияния) и не включающем в себя локальных ветвей с одинаковыми уровнями вложения.. Число ячеек- в блоке 3

должно позволять идентифгцировать каждую ветвь параллельной программы, помеченную в задаче определенным адресом (именем).

12

При ограниченных возможностях информационного входа-выхода 21, препятствующих заданию блоком 1 единого слова данных, способного одновременно указать значение записываемой характеристики и адрес произвольной. ячейки в полном объеме поля хранения, используется один из известных механизмов и соответствующее ему схемное дополнение (на фиг.2.не показано) для расширения линии 21 связи путем, например, подключения к информационно- : му входу блока 3 буферного регистра. Занесение характеристики-в введенньй буферньй регистр производится на от- дельном такте (предварительно), как обращение к некоторому внутреннему блоку ввода.

Занесение характеристики в блок

Логическая 1 на первом входе -мента И-ИЛИ 10, как и воздействие высокого уровня аа втором, одновре менно с низкда на третьем входе (с стояния входа 30 и входа 31), уста ливают результирующий низкий урове |На его выходе, которьш независимо состояния выхода мультиплексора 9 передается тактовой шиной 20 на та товый вход блока 1 о Это состояние

3 производится блоком 1 при прохожде- 25 тактового входа в момент действия

НИИ в локальном процессе вычисления очередного узла вхождения в ветвь задачи, а обнуление ее - при прохождении соответствующего завершающего узла либо при отсечении отмеченной 30 ветви в общем процессе как неудовлетворительной. Следовательно, в текущем такте обработки блок 3 хранит нисходящий рад чисел по адресам,-представляющим собой номера незавершенных 35 И 13 определяет собой прекращение ветвей, реализация которых производится данным процессором, и нули по остальному полю хранения.

сигнала Ф2 на втором синхронизирую щем входе, воспринятое в такте пер реализацией чтения или записи инфо мационного слова, запрещает измен внутреннего состояния блоку 1, сох нив неизменными значения сигналов его выходах 22 - 25. Изменение ур ня сигнала с низкого на высокий н третьем (инверсном) входе элемент

действия сигнала на первом входе мента И-ИЛИ 10 и на выходе 32.

В дикл обращения к внешнему источнику (приемнику) информации, выставляемой блоком 1 на адресном выходе 22, код устанавливает через элемент И 12 высокий уровень на первом входе элемента И 13, что совместно с логической 1 с выхода 26 формирует высокий уровень сигнала на первом входе мультиплексора 9-и на выходе 32. Для установления связи процессор ожидает появление ответного высокого уровня на входе 30. Этот сигнал, воздействуя на управляющие входы коммутаторов 18 и 19 и на второй управляющий вход коммутатора 16, устанавливает на адресном выходе 34, на выходах 35, 36 и 37 копии состояний соответственно адресного выхода .22, вьпсодов 23, 24 и 25 и, в случае, когда указанные состояния одновременно вызывают активность первого выхо

1015 20

541012

да дешифратора 6 - сигнал на входе- выходе 38 с передачей содержимого при наличии сигнала на выходе 23 информационного входа-выхода 21-на линии входа-выхода 33 и в обратном направлении в отсутствие него. Двуна- правленный коммутатор 16-и коммутаторы 18 и 19 открыты до тех пор, пока блок 1 не закончит цикл обращения к

системной памяти, к обобществленному . устройству ввода-вывода или к другим процессорам. Время цикла в этом случае регулируется интервалом наличия низкого уровня сигнала на входе 31.

Логическая 1 на первом входе эле- -мента И-ИЛИ 10, как и воздействие высокого уровня аа втором, одновременно с низкда на третьем входе (состояния входа 30 и входа 31), устанавливают результирующий низкий уровень |На его выходе, которьш независимо от состояния выхода мультиплексора 9 передается тактовой шиной 20 на тактовый вход блока 1 о Это состояние

тактового входа в момент действия

И 13 определяет собой прекращение

сигнала Ф2 на втором синхронизирующем входе, воспринятое в такте перед реализацией чтения или записи информационного слова, запрещает изменение внутреннего состояния блоку 1, сохранив неизменными значения сигналов на его выходах 22 - 25. Изменение уровня сигнала с низкого на высокий на третьем (инверсном) входе элемента

И 13 определяет собой прекращение

действия сигнала на первом входе элемента И-ИЛИ 10 и на выходе 32.

Момент окончания цикла обращения определяется блоком 1, которьй,снимая сигнал на выходе 23(24)., устанавливает ниспадающий фронт сигнала на выходе 35(36), вследствие чего системный блок общей ишны задает, на вхо- де 30 логический О и закрывает коммутаторы 1 6, 18 и 19.

В результате обработки данных локальным процессом могут быть получены значения переменных, свидетельствуюие, что определенная ветвь задачи

5

заведомо неудовлетворительна, и с целью отсечения соответствующих вьг- числений в параллельной программе , процессором выставляется именованное сообщение. При выставлении именованного сообщения блок 1 выполняет цикл записи, вызьгоающий передачу слова - номера ветви задачи на вход-выход 33 и 1 на вход-выход 38.

1312

В цикле обращения, используемом для передачи именованного сообщения, оказавшаяся на адресном выходе 34 кодовая комбинация не способна инициировать ни одно из реально подключен ных обобществленных устройств ввода- вьюода, поэтому на входе 31 не уста™ навливается низкий уровень сигнала Таким образом, наличие и число такто ожидания для блока 1, выставляющего именованное сообщение определяется временем задержки установления ответного сигнала на входе .30, а длительность действия логической 1 на входе-выходе 38 cootBeTCTByeT минималь- ной для внешнего обмена около двух тактов.

Нарастание фронта сигнала на входе выходе 38 в каждом процессоре, воз- действуя на синхронизирующий вход триггера 1 вызывает переключение его в единичное состояние, так как на информационном входе в это время присутствует 1 с нулевого выхода .В дальнейшем первьй пришедший сигнал на синхронизирующий вход 29 возвращает триггер 7 в нулевое состояние, задавая тем самым .интервеш действия 1 на первом входе элемента И 11 на- чальной частью, а на первом входе элемента И 14 - заключительной частью длительности инициирующего сигнала, В соответствии с этим условием элемент И 14 формирует сигнал, вызываю- щий переключение входов в мультиплек- соре 9 и режим Чтение в блоке 3 Адресньй вход блока 3 в режиме Чтение оказьгоается задействованным на группу младших позиций входа-выхода 33, Ниспадающий фронт выходного сигнала элемента И 14, воздействующий на синхронизирующие входы регистра 4 и триггера 8, указывает точку .возможного изменения их состояний,

Содержимое ячейки, считьшаемое на выход блока 3,- сравнивается с текущим состоянием регистра 4 и при пре- вьшении первого над вторьм на выходе схемы 5 устанавливается уровень 1. Результат сравнения поступает на вход разрешения синхронизации регистра 4 и на единичньй вход триггера 8, своим значением в завершении цикла передачи именованного, сообще- НИН определяя либо занесение кода считанной характеристики в регистр 4 с одновременным установлением (подтверждением) единичного состоя10

ния в триггере 8, либо сохранение их содержимого неизменным.

Нарастающий фронт уровня на входе 27 воспринимается блоком 1 как запрос прерьгоания. Реагируя на запрос прерывания, блок 1 выполняет многошаговую процедуру перехода на обслуживающую программу , на одном из шаго которой принимает информацию из регистра 4. В цикле обращения, используемом для приема, информации из регистра 4, при активном сигнале Чтение на стробирующем входе дешифратора б оказьшается в состоянии логической 1 второй его выход, управляющий коммутатором 17 и одновременно сбрасывающий в нулевое состояние триггер 8

Приняв содержимое регистра 4, бло 1 выполняет безусловньй переход на указанную метку, удаляет из внутренних своих регистров и из блока .3 информацию о данной ветви, а также о подчиненных ей ветвях и проверяет возможность продолжения программы неоконченных ветвей, Ес.1Ш в назначенном сегменте параллельной программы таких ветвей нет, то процессор переходит к поиску работЫс,

Работа регистра 4 и триггера 8 при чтении содержимого ячейки блока 3 возможные ситуации, в которых оказьшается процессор при приеме именованного сообщения.

Первая ситуация - считанная информация заносится в регистр 4, а триггер 8 переключается в единичное состояние. Этим фиксируется положение , когда именованная в сообщении ветвь реализуется данным процессором, а блоком 1 производится вычисление по задаче, либо выполняются действия, предусмотренные программой реализации на прерьшание, и устанавливается прерывание с целью удаления программы ветви,, по которой производятся вычисления (при вторичном прерыва НИИ - ветви, заключающей в себя ту, для которой вьтолнялось прерьшаниа).

Вторая ситуация - считанная информация заносится в регистр 4, а триггер 8 остается в единичном состоянии. Этим фиксируется положение когда именованная в сообщении ветвь реализуется данным процессором, а блоку 1, вьшолняющему многошаговую процедуру перехода к программе реакции на прерьгоание, выставляется

новая информация о номере ветви, поскольку принятое именованное сообщение относится к ветви, заключающей в себя ту, для которой выполняется переход.

Третья ситуадия - считанная инфор мадия не заносится в регистр 4, а триггер 8 остается в прежнем (нулевом либо единичном) состоянии. Для ненулевой считанной информации этим фиксируется положение, когда для реализуемой блоком 1 процедуры вторичное прерывание не имеет реального смысла, так как сообщение, его вызывающее, дублирует ранее, принятое либо относится к ветви, вложенной в ту, для которой выполняется программа либо переход к программе реакции на прерывание.

В нулевое (исходное) состояние регистр 4 сбрасьгоается на подготовительном этапе после поиска процессором работы в результаты выполнения блоком 1 цикла обращения, при котором элементом И 12 формируется низкий уровень сигнала, а на дешифраторе 6 устанавливается .активньм чет- вер тьй выход.

В случае совпадения интервала действия сигнала на входе-выходе 38 с временем активности выхода 26 в цикле записи блоком 1 информации в блок 3 одновременно на первом и втором входах элемента И 11 устанавливаются уровни логической 1, которые вызывают формирование последним низ- koro уровня сигнала на тактовой шине 120. Такой уровень сигнала при опи- ранных условиях задает в. цикле обращения блока 1 такт ожидания, смещая тем самым исполнительный такт записи и исключая конфликт двух обращений.

Блок 1 работает следующим образом.

По сигналам, поступающим с выхода элемента И 56, информация с выхода памяти 55 заносится в регистр 50. Последний разбит на поля. Часть из них является управляющими и формирует уровни сигналов и кодовые комбинации на втором входе элемента И 52, первом входе элемента И 54, единичном входе триггера 58, управляющем входе регистра 40, входах элемента ИЛИ 57, на входах 59 - 67, а также на выходах 23 - 25; адресное поле содержит код адреса следующей микрокоманды или базового адреса группы следующих микрокоманд.

Адрес очередной микрокоманды может формироваться регистром 46 следующим образом.

1.Добавлением 1 к адресу выпол- няемой микрокоманды. Для этого в

двух разрядах микрокоманды из группы, управляющих состоянием линий 65, записан код 11. Эти сигналы через элемент И 87 воздействуют на управляющий вход регистра-счетчика 74. Если сигнал на указанном управляющем входе имеет высокий уровень, то по заданному фронту сигнала Ф2 код в регистре-счетчике 74.увеличивается на

единицу. В противном случае в регистр-счетчик 74 заносится код с выхода мультиплексора 75.

2.Записью содержимого регистра 45 в регистр-счетчик 74. Это достигается подачей на первую группу линий 65 кода 00. В таком случае Hia выход мультиплексора 75 поступает код с его первых информационных 77.

3.Условньш переход. На первую группу линий 65 поступает код 01. При этом старшие восемь разрядов заносимого в регистр-счетчик 74 кода задаются состоянием соответствующих разрявдов поля адреса текущей микрокоманды, а каждый из четырех младших разрядов устанавливается равным ну-- лю, если в соответствующем разряде поля адреса микрокоманды записан О (замаскирован), в противном случае повторяет разряд регистра 49 или конъюнкцию состояний нулевых плеч триггеров 51 и 88.

4.Безусловньй переход. На первую группу линий 64 поступает код

IО. В этом случае в регистр-счетчик 74 заносится код, заданньй в адресном поле микрокоманды.

Поле регистра 50, управляющее блоком 42, включает шесть разрядов, разбитых на две равные группы. Первая группа управляет занесением информации в регистры 68, а вторая - выдачей содержимого этих регистров через группы элементов И 70. Выходы первой группы управляют дешифратором 72, которьш вьщает импульс на один из своих выходов при поступлении сигнала на синхронизирующий вход блока 42. Если в некоторой микрокоманде не должно производиться занесение информации в блок 42, на соответствующих линиях 62 записывается двоичный код числа 7.

При выполнении микрокоманды сигнал вьфабатьгоается на восьмом выходе дешифратора 72, не подключенном ни к одному из регистров 68.о Вьздачей информации управляет дешифратор 73., Код, находящийся на второй группе линий 62j инициализируя депгафратор 73, открывает соответствующую ему .- группу элементов И 70,- Которая про пускает содержимое выбранного реги- стра 68 на выход блока. Выходы групп элементов И 70 образуют проводное или. Если в текущей микрокоманде информация из блока 42.вьщаваться не

Задача мшсропрограммы инициализа20

25

30

должна, то в разрядах регистра микро-15 ции - установка в Р5 кода О. Микрокоманда из нулевой ячейки (Н) памяти 55 выполняет пересылку содержимого регистра 44-через устройство 39 (с инвертированием кода) и группу элементов И 47- в регистр Р4,. Следующая микрокоманда,,, адрес которой формируется добавлением 1 к содержимому регистра-счетчика 74, выполняет логическое умножение кодов,, хранящихся в регистре 44 и в регистре Р4. Результат - код О - заносится в регистр Р5. Кроме того, устанавливается в О триггер 88 маска прерывания.

Микропрограмма выборки команды начинается микрокомандой,-расположенной в ячейке 2Н.. Мнемоника VII распшфро- вывается как занесение в регистр-счетчик 74 информации с вторых информационных входов мультиплексора 75,, а 35 код 11 J является шестнадцатиричным обозначением константы, записанной в адресном поле. В результате выполнения микрокоманды в регистре-счетчике 74 оказывается код 10, если триггер 51 прерывания установлен в 1 (запрос прерьшания отсутствует) или триггер 88 находится в состоянии 1, либо код 11 при совпадении запроса и разрешения прерывания .

Нарастание фронта сигнала, поступающего с входа 27 на синхронизирующий вход триггера 51 вызывает переключение последнего в состояние О, так как на информационный вход его заведена константа нуля

команд 50, формирующих состояния второй группы линий 62, записывается код числа 7 и ни одна из групп элементов И 70 не открывается.

Функции регистров 68, входящих , в состав блока 42, распределены следующим образом: РО - РЗ (т.е. регистры, управляющие входы которых связаны с О - 3 выходами дешифратора 72) - регистры общего назначения, Р4 - регистр текущих данных, Р5 - счетчик команд, Р6 - указатель -стека

В таблице приведены некоторые микропрограммы работы блока 1. В графе 1 приведен адрес микрокоманды в микропрограммной памяти 55; в графе 2 - мнемоники микроопераций, управляющих формированием адреса следующей микрокоманды; в графе 3 - мнемоники микроопераций, выполняемых арифметико-логическим устройством 39, блоком 42, рабочим регистром 44, регистром 45, а также выходными регистрами 40 и 41 адреса и данных, входным регистром 43 дан.ных и управ™ ляющих состоянием триггера 51; в графе 4 - мнемоники микроопераций управляющих состояниями выходов 23, 24 и 25 блока 1 о

При записи микропрограмм использованы следующие условные обозначения: РР - рабочий регистр 44; РО-Рб - регистры, входяЕЦие в состав блока 42; РПР - установка триггера 88;. ЗПР - сб.рос триггера 88; РАВых - выходной регистр 40 адреса; РДВых - выходной регистр 41 данных; РДВх - входной регистр 43 данных;- РК - регистр 45 команд; РАМ - регистр-счетчик 74; -f-IPAM - увеличение на единицу содержимого регистра-счетчика 74} запись в регистр-счетчик 74 константы N; yUN - запись в регистр40

45

50

В случае несовпадения запроса и разрешения прерывания следующей выполняется микрокоманда, хранимая F 55 ячейке 1ФН. В ней реализуется зане- ,сение в регистр-счетчик 74 константы 3. Далее содержимое Р5 (счетчика команд) одновременно заносится в регистры 40 и 44, а также устанавливасчетчик 74 числа-, старшие 8 разрядов которого совпадают с соответствующими разрядами константы N,а младшие четьфе образованы конъюнкцией соответствующих разрядов константы N с состоянием нулевого плеча триггера 51 и выходов регистра признаков 49} М1 - условие для установки триггера 51,; РП - регистр 49 признаков-; Чт - сигнал уровня логической 1 на выходе 24; Зп - сигнал уровня логической 1 на выходе 25; ЗУ - сигнал уровня логической 1 на выходе 26.

Задача мшсропрограммы инициализации - установка в Р5 кода О. Микрокоманда из нулевой ячейки (Н) памяти 55 выполняет пересылку содержимого регистра 44-через устройство 39 (с инвертированием кода) и группу элментов И 47- в регистр Р4,. Следующая микрокоманда,,, адрес которой формируется добавлением 1 к содержимому регистра-счетчика 74, выполняет логическое умножение кодов,, хранящихся в регистре 44 и в регистре Р4. Результат - код О - заносится в регистр Р5. Кроме того, устанавливается в О триггер 88 маска прерывания

В случае несовпадения запроса и разрешения прерывания следующей выполняется микрокоманда, хранимая F 55 ячейке 1ФН. В ней реализуется зане- ,сение в регистр-счетчик 74 константы 3. Далее содержимое Р5 (счетчика команд) одновременно заносится в регистры 40 и 44, а также устанавлива 912

ется в состояние 1 триггер 51, что обуславливается наличием микроприказа М1 , и триггер 57, Последним ука- зьшается сигнал 1 на выходе 26. Наличие микроприказа РАВых также уста- навливается в точке нарастания сигнала линии Ф2 второго синхронизирующего входа блока 1 активность синхронизирующего входа триггера 53,что в случае присутствия на тактовом вхо де низкого уровня сигнала переключа,- ет указанньш триггер в состояние О Это состояние запрещает прохождение через элемент И 56 сигнала на синхронизирующий вход регистра 50, После- дующее занесение информации (т.е. прием содержимого ячейки 4Н) происходит после изменения уровня сигнала на тактовом входе блока 1 и, как результат, восстановления состояния 1 в триггере 53.

Следующая микрокоманда устанавливает сигналы логической 1 на выходах 23 (Чтение) и 25 (Выбор памяти). Слово, поступившее на инфор- мационный вход-выход 21 регистра 41, заносится в регистр 45. В завершении такта ниспадающий фронт сигнала Чтение на первом выходе операционной части регистра 50 через элемент ИЛИ 57 вызывает активность синхронизирующего входа триггера 58 для возврата его в состояние О (т.е. снятие уровня логической 1 с выхода 26).

Микрокоманда по адресу 5Н увеличивает на единицу хранящееся в счетчике команд число и переписывает код из регистра 45 в регистр-счетчик 74, формируя тем самым адрес первой микрокоманды микропрограммы принятой команды.

В качестве такой микропрограммы рассмотрим выполнение команды сложе- кия чисел, расположенных в, регистре 44 и .в регистре общего назначения (Р2). Микропрограмма начинается с ячейки 20Н. Первая микрокоманда выполняет сложение соответствующих чисел, располагая результат в регистре текущих данных (Р4). Код признаков заносится в регистр 49.. Следующая микрокоманда перемещает результат из Р4 в регистр 44 и произво дит переход к микропрограмме выборки команды.

В случае одновременности нахождения в состоянии О триггеров 51 и 8

20

после выполнения микрокоманды, расположенной в ячейке 2Н памяти 55, происходит переход к выполнению микрокоманды, размещенной в ячейке 11Н. При этом устанавливается триггер 88 и в регистр-счетчик 74 оказывается за- .писанным код числа 6Н. Далее содержимое указателя стека (Рб)-в блоке 42 заносится в регистры 84 и 40, а в следующей микрокоманде (7Н) информация со счетчика команд через регистр 41 передается на информационный вход-выход 21 для записи в стек (ячейку блока 2, адрес которой задается указателем стека Р6). Указанное действие осуществляет запоминание адреса возврата из прерывающей программы.

Продолжая процедуру линейной выборки микрокоманд, микропрограмма уменьшает содержимое указателя стека на единицу. Микрокомандами, расположенными в ячейках 9Н и АН, в счетчике команд формируется код, состоящий из единиц - в соответствующей ячейке блока 2 хранится адрес входа в подпрограмму перехода к программе реакции на прерывание. Мгжрокоманда- ми ВН и СА адрес входа переписывается в счетчик команд Р5, после чего осуществляется переход к микропроо

грамме выборки команды.

Блок 2 памяти программ работает следующим образом.

Один из двух возможных реж11мов обращения к нему инициируется появлением низкого уровня сигнала на первом инверсном одновременно с высоким уровнем на втором входах разре- ш ения. При чтении информации сопровождающий указанные сигналы высокий уровень на первом управляющем входе блока вызывает срабатывание элемента И 91 и, следовательно, появление 1 на первых входах записи/чтения накопителей 89 и на объединенном входе группы элементов И 90. В качестве последних используются элементы с тремя состояниями выхода. При активном состоянии объединенного входа выходы группы элементов И 90 (они же линии входа-выхода блока 2) повторяют состояния (О или 1) выходов накопителей 89, установившихся в результате операции Чтение в них. Адрес ячейки в накопителе 89 задается кодовой комбинацией на адресном входе 22. В противном случае выходам группы эле2112

ментов И 90 указывается третье (вы- сокоимпедансное) состояние, чем определяется состояние информационных входов накопителей 89 задающими уровнями с линий входа-выхода 21

При записи информации высокий уровень на втором входе. 24 записи/чтени блока вызывает срабатывание- элемента И 92 и появление высокого уровня сиг fiana на вторых входах записи/чтения накопителей 89 устанавливает соответствующую операцию в них.

Блок 3 памяти характеристик работает следующим образом.

Если на первом либо на втором входах записи/чтения блока установлен высокий уровень сигнала (что служит признаком одного из режимов обращения, то активным становится соответ- СТВУ10ЩИЙ вход записи/чтения накопителей 94 для задания в них операций записи либо чтения (номер ячеек ,в накопителях 94- указывается кодовой комбинацией на адресных -входах 95., по- ступающей с линий адресного входа блока), При чтении характеристики вызываемое из накопителей 94 слово по линиям 99 передается на выход блока, при записи запоминаемьй код поступа- ет с информационного входа 21.

В случае одновременного присутствия высоких уровней на первом и втором входах записи/чтения блока 3, сигнал на первом инверсном входе 97 Запрещает срабатывание элемента И 96 и устанавливает тем самым определенность в задании операций-для накопи™ телей 94.

Формула изобретения

Процессор ДД1Я мультипроцессорной системы, содержащий блок обработки данных, блок памяти характеристик, регистр данных, мультиплексор адреса, дешифратор, двунаправленньй коммутатор, коммутатор данных, коммутатор .адреса, коммутатор признаков режима, два элемента И, элемент И-ИЛИ и- блок памяти программ, информацион йый вход-выход которого соединен с первым информационным входом-выходом двунаправленного коммутатора и информационным входом-выходом блока обра- ботки данных, информационный вход- выход младших разрядов блока обработки данных подключен к первому информационному входу мультиплексора адре10

22

са и выходу коммутатора данных, а информационный вход-выход старших разрядов блока обработки данных соединен с информационным входом блока памяти характеристик, выход первого мультиплексора синхросигналов подключен к тактовому входу блока обработки данных, выход мультиплексора адреса соединен с адресным входом блока памяти характеристик, адресный выход младших разрядов блока обработки данных подключен к информационному входу младших разрядов дешифратора, адресному входу блока памяти программ и информационному входу младших разрядов коммутатора адреса, а адресный выход старших разрядов блока обработки данных соединен с входами первого элемента И и ифнормационным входом старших разрядов коммутатора адреса, выход первого элемента И подключен к первому входу второго элемента И, информационному входу старшего разряда дешифратора и инверсному входу разрешения обращения блока памяти программ, первый выход признака режима блока обработки данных соединен с первым управляющим входом двунаправленного коммутатора,первым информационным входом коммутатора признаков режима, первьм входом запи- си/чт.ения блока памяти программ и стробирующим входом дешифратора,второй выход признака режима блока обработки данных подключен к второму информационному входу коммутаторй признаков режима и второму входу записи/чтения блока памяти программ, третий выход признака режима блока обработки данных соединен с третьим информационным входом коммутатора признаков режима, прямым входом разрешения обращения блока- памяти программ и инверсн ь1м управляющим входом депшфратора, четвертый выход признака режима блока и обработки данных подключен к прямому управляющему входу дешифратора и второму входу второго элемента И, первый выход дешифратора соединен с четвертым информациои ным входом коммутатора признаков режима, второй выход дешифратора подключен к управляющему входу коммутатора данных, информационный вхоД которого соединен с выходом регистра данных, выход второго элемента И подключен к первому входу элемента И-ИЛИ и является выходом запроса процессора, выход коммутатора адреса

является адресным выходом процессора вход разрешения обращения процессора соединен с управляюпщми входами коммутатора адреса и коммутатора признаков режима, инверсным третьим входом второго элемента И, вторьм управляющим входом двунаправленного коммутатра и вторым входом элемента И-ИЛИ, третий вход которого подключен к входу готовности процессора, второй ин- формационный вход-выход двунаправленного коммутатора является информационным входом-выходом процессора, а группа мпадших разрядов второго информационного входа-выхода двунаправ ленного коммутатора соединена с вторым информационным входом мультиплексора адреса, первый, второй и трети выходы коммутатора признаков режима являются соответственно первым, вто- )ым и третьим выходами признака ре- ;жима процессора, а четвертый выход коммутатора признаков режима подклю чен к входу-выходу прерываний процессора, первьй и второй синхронизирующие входы блока обработки данных. соединены-соответственно с первым и вторым синхронизирующими входами

процессора, отличающийся тем, что, с целью повышения производительности, он содержит два триггера управления, схему сравнения, тре- ;тий, четвертьй и пятый элементы И, первый и второй входы и выход пятого элемента И подключены соответственно к прямому выходу первого триггера управления,, третьему выходу дешифратора и четвертому входу элеменIIZ3

Микропрограммы 3 .

5 0 управления

0

5

0

5

та И-ИЛИ, инверсньй выход и информа- ционньй вход первого триггера управления соединены с первым входом тре тьего элемента И, вход установки в О первого триггера управления- под ключей к второму синхронизирующему входу процессора, вход-выход прерывания процессора соединен с синхронизирующим входом первого триггера

и вторым входом третьего элемента И, выход которого подключен к управляющему входу мультиплексора адреса и синхронизирующим входом регистра данных и второго триггера управления, вход установки в О, вход установки в 1 и выход которого соединены соответственно с вторым выходом дешифратора, выходом схемы сравнения и входом прерывания блока обработки данных, первый и второй входы и выход схемы сравнения подключены соответственно к выходу блока памяти характеристик, выходу регистра данных и входу записи регистра данных, вход установки в О которого соединен с четвертым выходом дешифратора, первый и второй входы четвертого элемента И подключены соответственно к второму вькоду признака режима блока обработки данных.и третьему выходу дешифра- тора, первый и второй входы записи/чтения блока памяти характеристик соедин ены с выходами соответственно четвертого и третьего элементов И,- а информационньй вход регистра данных - с выходом блока памяти характеристик.

25

129541026

Продолясение таблицы

10Н БПЗ-РАМ 11Н

РПР

20Н -ИРАМ 21Н

Р2+РР- РА{ РП

EI

59

т

гй

w

es

tit

Яг/

w

J5

46

tJ

SI

л

C TT

5

3

m

52

W

IT

57

Фаг 2

от го

(Риг.з

от

fPtiZ.49игЛ

Составитель Г.Виталиев Редактор И.Николайчук Техред И.Попович °РР ;;;°Р..

к1Гб 9/56Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно

-полиграфическое предприятие, г.Ужгород, ул.Проектная,4

Vut-i

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных мультипроцессорных систем из микропроцессоров. Целью изобретения является повьшение производительности процессора. С этой целью в процессор, содержащий блок обработки данных (микропроцессор) , блок памяти -характеристик, регистр данных, мультиплексор адреса, дешифратор, двунаправленный коммутатор, коммутатор данных, коммутатор адреса, коммутатор признаков режима, два элемента И, первый мультиплексор синхросигналов и блок па- 14ЯТИ программ, введены два триггера |травления, схема сравнения, второй льтиплексор синхросигналов, тре- гий и четвертый элементы И. 8 ил. i СЛ rsD Х сд 4