Микропрограммное устройство для управления и обмена данными Советский патент 1984 года по МПК G06F3/04 

много управления образует вход логи ческих условий устройства, группа информационных выходов коммутатора ин формации, постоянного запоминающего блока команд, информационных входов-выходов оперативного запоминающего блока, информационных входо счетчиков команд, адреса, выборки и циклов, вторая группа информацион ных входов и третий инфор ационный вход блока микропрограммного управления через шину данных соединены с входами-выходами периферийного устройства, первая группа выходов блока микропрограммного управления образует выход внешних микроопераци устройства, первая и вторая группы информационных входов-выходов центрального оперативного запоминающего блока, первая группа информационных входов коммутатора информации и сое диненная с иГей группа выходов перво го блока магистральных элементов, вторая группа информационных входов коммутатора информации и соединенна с ней группа выходов второго блока магистральных элементов через центральную шину данных соединены с вхо дом-выходом центрального .процессор группа адресных входов центрального оперативного запоминающего блока через центральную шину адреса соеди нена с группой выходов третьего бло ка магистральньк элементов и с груп пой адресных выходов центрального процессора, первый вход блока ринхронизации является входом пуска устройства, первый-четвертый выходы блока синхронизации соединены соответственно с первым-четвертым входами синхронизации блока микропрограммного управления, первый и четвертый выходы блока синхронизаци соединены соответственно с первым и вторым входами синхронизации блока управления обменом, третий и четвертый выходы блока синхронизаци соединены соответственно с первым и вторым входами.синхронизации блок прерывания, первая и вторая группы выходов микроопераций блока микропрограммного управления соединены соответственно с группой входов микроопераций блока управления обме ном и блока прерывания, первый шестой выходы третьей группы выходо микроопераций блока микропрограммно го управления соединены соответствен1но с входами управления записью регистра выдачи, счетчика адреса, счетчика команд, буферного регистра, счетчика выборки, счетчика циклов, седьмой - десятый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно со счетными входами счетчика адреса, с4етчика команд, счетчика выборки и счетчика циклов, одиннадцатый - двадцатый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с вторым входом блока синхронизации, входом выборки коммутатора команд, управляющим входом постоянного запоминающего блока команд, первым, вторым управляющими входами оперативного запоминающего блока, первым, вторым управляющими входами коммутатора информации, управляющими входами первого, второго и третьего блоков магистральных элементов, двадцать первый - двадцать пятый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с первым - четвертым входами коммутатора управляющих сигналов и выходом требования непосредственного доступа устройства, выходы счетчика команд и счетчика адреса соединены соответственно с первым и вторым информационньпу1и входами коммутатора команд, первьй в.ыход блока управления обменом соединен с первым управляющим входом блока микропрограммного управления, второй управляющий выход блока микропрограммного управления соединен с первым управляющим входом блока управления обменом и выходом конца обмена устройства, адресные входы постоянного запоминающего блока команд и оперативного запоминающего блока через шину адреса соединены с выходами коммутаторов команд и адреса, группа выходов буферного регистра соединена с третьей группой информационных входов коммутатора информации, выход счетчика циклон соединен с вторым управляющим входом блока микропрограммного управления, выход регистра вьщачи соединен с информационными входами первого и второго блока магистр альных элементов, входы обращения и записи устройства соединены соответственно с пятым и шестым входами коммутатора управляющих сигналов, первый выход которого соединен с первым управляющим входом центрального запоминающего блока, второй управляющий вход которого соединен с вторым и третьим вькодами коммутатора управляющих сиг налов, выход счетчика выборки, кроме младшего разряда, соединен с входом третьего блока магистральных элементов, младший разряд шины адреса соединен с четвертым информационным вхо дом блока микропрограммного управления и с третьим управляющим входом коммутатора информации, причем блок управления обменом содержит элементы И, элемент ИЛИ, регистр, триггер разрешения и триггер запрета элементы И-НЕ, первьй вход синхронизации блока соединен с первыми входами первого, второго и третьего элементов И-НЕ, второй вход синхронизации блока соединен с первым входом четвертого элемента И-НЕ и входом синхронизации регистра, первый вход группы входов микроопераций блока соединен с первым входом элемента ИЛИ, второй вход - с первыми входами первого и второго элементов И, третий и четвертый входы - с вторыми входами первого и второго элементов И-НЕ,.первый и второй управляющие входы блока соединены соответственно с вторыми входами четвертого элемента И-НЕ и первого элемента И, выход которого соединен с вторым входом элемента ИЛИ, инфор мационный вход блока соединен с вто рым входом второго элемента И, выход которого соединен с третьим входом элемента ИЛИ и первым информационны входом регистра, выход элемента ИЛИ соединен с вторым информационным входом регистра, песвый иьгхогг которого является первым выходом блока, второй выход регистра соединен с вторым входом третьего элемента И-НЕ и вторым выходом блока упра ления обменом, выходы третьего и четвертого элементов И-НЕ соединены соответственно с инверсными единичным и нулевым входами трипера разрешения, выход которого является третьим выходом блока, выходы перво и второго элементов И-НЕ соединены соответственно с инверсными единичным и нулевым входами триггера запрета, выход которого соединен с третьим входом второго элемента И. 01 2. Устройство по п. 1, отличающееся тем, что блок микро программного управления содержит блок памяти микрокоманд, регистр адреса, первый коммутатор, второй коммутатор, коммутатор адреса, мультиплексор логических условий, четырнадцать элементов И, два элемента И-НЕ, элемент .ИЛИ-НЕ, элемент НЕ и регистр микроопераций,, причем первый информационный вход блока . микропрограммного управления соединен с первым информационным входом мультиплексора логических условий, первьй управляющий разряд первого информационного входа блока микропрограммного управления соединен с первым входом первого элемента И-НЕ, второй и третий управляющие разряды первого информационного входа блока микропрограммного управления соединены соответственно с первым и вторым информационным входами первого коммутатора, четвертьй и пятьй управляющие разряды первого информационного входа блока микро- . программного управления соединены соответственно с первым и вторым информационными входами второго коммутатора, второй информационный вход блока микропрограммного управления соединен с первым информационным входом коммутатора адреса, выход которого соединен с информационным входом регистра адреса, третий информационный и первый управляющий входы блока микропрограммного управления соединены соответственно с вторым информационным входом мульти- . плексора логических условий и первым входом элемента ИЛИ-НЕ, второй управляющий вход блока микропрограммного управления соединен с инверсным входом второго элемента И-НЕ, выход которого соединен с первым входом первого элемента И, первый вход синхронизации блока микропрограммного управления соединен с первыми входами второго и третьего элементов И. второй вход синхронизации блока микропрограммного управления соединен с вторым входом первого элемента И, выход которого соейинен с входом синхронизации регистра адреса, третий вход синхронизации блока микропрограммного управления соединен с первыми входами четвёртого, пятого и шестого элементов И, четвертый вход синхронизации

блока микропрограммного управления соединен с первыми входами седьмого четырнадцатого элементов И, с вторым входом первого элемента И-НЕ и входом синхронизации регистра микроопераций, первый, второй и третий выходы которого соединены соответственно с первым, вторым управляющими выходами и первой группой выходов микроопераций блока микропрограммного управления, четвертый выход регистра микроопераций соединен с прямым и инверсным управляющими входами коммутатора адреса, первой группой выходов микроопераций блока микропрограммного управления и элементом НЕ, выход которого соединен с второй группой выходов микроопераций блока микропрограммного управления, пятый выход регистра микроопераций соединен с вторым входом элейента ИПИ-НЁ, выход которого соединен с вторым входом восьмого элемента И, шестой - девятый выходы регистра микроопераций соединены с второй группой выходов микроопераций блока микропрограммного управления, десятый выход регистре микроопераций соединен с второй группой выходов микроопераций блока микропрограммного управления и вторым входом шестого элемента И, одиннадцатый - пятнадцатый выходы регистра микроопераций соединены соответственно с вторыми входами второго, седьмого, девятого, десятого и третьего элементов И, шестнадцатый выход регистра микроопераций соединен с третьим входом восьмого элемента И и третьей группой выходов микроопераций блока микропрограммного управления, первый выход группы выходов регистра микроопераций соединен с вторыми входами четвертого и пятого элементов И, второй - пятый выходы группы выходов регистра микроопераций соединены соответственно с вторыми входами одиннадцатого - четырнадцатого элементов И, шестой и

седьмой выходы группы выходов регистра микроопераций соединены соответственно с прямым входом второго элемента И-НЕ и третьим входом первого элемента И-НЕ, восьмой выход группы выходов регистра микроопераций соединен с первьп и управляющими входами первого и второго коммутаторов, девятый выход группы выходов регистра микроопераций соединен с вторыми управляющими входами первого и второго коммутаторов, выход регистра адреса соединен с входом блока памяти микрокоманд, первый и второй выходы которого соединены с первой группой выходов микроопераций блока микропрограммного управления, второй выход блока памяти микрокоманд, кроме того, соединен с первым входом регистра микроопераций, третий - шестой выходы блока памяти микрокоманд соединены соответственно с вторым - пятым входами регистра микроопераций, седьмой и восьмой выходы блока памяти микрокоманд соединены соответственно с управляющим и третьим информационным входами мультиплексора логических условий, выход модифицируемого разряда адреса которого соединен с входом модифицируемого разрядаадреса второго информационного входа коммутатора адреса, девятый выход блока памяти микрокоманд соединен с входом немодифицируемых разрядов адреса второго информационного входа коммутатора адреса, четвертый информационный вход блока микропрограммного управления соединен с инверсным и прямым входами четвертого, пятого элементов И соответственно, семнадцатый - двадцать четвертый выходы регистра микроопераций, выходы второго - четырнадцатого элементов Hj, вь1ход первого элемента И-НЕ, выходы первого и второго коммутаторов соединены с третьей группой выходов микроопераций блока микропрограммного управления.

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ И ОБМЕНА ДАННЫМИ, содержащее коммутатор команд, коммутатор адреса, блок управления обменом, блок прерываний, регистр выдачи, буферный регистр, шину адреса, шину данных, причем информационный вход регистра выдачи, группы входов кода прерываний и кода маски блока прерываний через шину данных соединены с входом-выходом периферийного устройства, а первая группа информационных входов коммутатора ад- раса образует вход признака направления обменом устройства, группа информационных входов блока прерьшаний образует вход требования прерываний и обмена устройства, вторая группа информационных входов коммутатора адреса соединена с группой информационных выходов блока прерываний, первый выход блока управления обменом соединен с входом признака фиксированного адреса блока прерьгоаний и с разрешающими входами коммутаторов команд и адреса, группы выходов которых через шину адреса соединены с соответствующей группой входов младших разрядов буферного регистра, входы старших разрядов которого соединены с группой выходов .маскирующих разрядов блока прерываний, группа адресных входов которого через шину адреса соединена с группой соответствующих выходов коммутаторов адреса и команд, выход наличия прерьгааний блока прерываний соединен с входом прерывания блока управления обменом, вход требования обмена которого входит в группу входов требования прерываний и обмена устройства, второй вькод блока управления обменом соединен с входом выборки коммутатора адреса, третий выход блока управления обменом является выходом разрешения обмена устройства, отличающееся тем, что, с целью увеличения скорости обмена данными и расширения области применения путем осуществления буфериза- . ции транслируемых данных и реализации алгоритмов обмена с помощью ап- паратно-микропрограммных средств, в устройство введены постоянный запоминающий блок команд, оперативный запоминающий блок, цеитральный оперативный запоминающий блок, блок микропрограммного управления, блок синхронизации, коммутатор управляющих сигналов, коммутатор информации, счетчик команд, счетчик адреса, счетчик выборки, счетчик циклов, три блока магистральных элементов, центральная шина адреса и центральная шина данных, причем первый информационный вход блока микропрограм-

1

Изобретение относится к вычислительной технике и может найти применение при построений периферийных

процессоров иерархических вьгчислительных систем в качестве устройств управления и обмена данными.

Известно микропрограммное устройство сопряжения, содержащее блок управления, регистры, блок синхронизации, коммутатор, счетчик lj.

Недостатком указанного устройства являются ограниченные функциональные возможности, обусловленные тем, что устройство, позволяет вести обмен информацией только с одним источником.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является устройство для сопряжения цифровой вычислительной машины с периферийными устройствами, содержащее блок усилителей сигналов связи с цифровой вычислителной машиной, группа входов-выходов которого соединена с первой группой входов-выходов устройства, блок усилителей сигналов связи с периферийными устройствами, группа входов-выходов которого соединена с второй группой входов-выходов устройства, дешифратор, первый и второй выходы которого соечинены соответственно с первыми входами блока управления обменом и сдвигового регистра, первы и второй коммутаторы, блок вьщачи прерывания, блок формирования четное ти, первый и второй триггеры, причем первый вход дешифратора соединен с первым выходом блока усилителей сигналов связи с цифровой вычислительной машиной, первый вход и второй, третий и четвертый выходы которого соединены соответственно с первым выходом и вторым входом блока управлен11я обменом и первыми входами первого и второго триггеров, третий вход блока управления обменом и первые входы первого коммутатора и блока выдачи прерывания соединены с первым выходом блока усилителей сигналов связи с периферийными устройст- вами, второй выход которого соединен с вторым входом первого коммутатора и четвертым входом блока управления обменом, вторым выходом соединенного с вторым входом сдвигового регистра, первый выход которого соединен с первым входом блока формирования четности, выход которого соединен с первым входом блока усилителей сигналов связи с периферийными устройствами, третий выход которого соединен с вторым входом блока формирования четности и пятым входом блока

управления обменом, второй и третий входы - соответственно с третьим и четвертым выходами блока управления обменом, четвертый выход - с третьими входами блока формирования четности и сдвигового регистра, четвертый вход, пятый и шестой вьтко- ды - соответственно с выходом второго триггера, четвертым входом сдвигового регистра и третьим входом первого коммутатора, четвертый вход которого соединен с третьим выходом дешифратора, четвертым выходом соединенного с вторыми входами цервого и второго триггеров, выход первого триггера соединен с вторым входом блока выдачи прерывания и пятым входом первого коммутатора, выход и первый и второй входы второго коммутатора соединены соответственно с вторым входом дешифратора и пятым входом сдвигового регистра, вторым выходом сдвигового регистра и пятым вькодом дешифратора, а вход-выход - с выходами первого коммутатора и блока вьщачи прерывания и третьим входом блока усилителей сигналов связи с цифровой вычислительной машиной 2

Недостатками указанного устройства являются низкая скорость обмена данными и узкая область применения устройства.

Низкая скорость обмена данными обусловлена следующим.

Собственно обмену данными предшествует фаза подготовки обмена, т.е. перед каждой порцией данных идет управляющее слово, определяющее время входа в обмен (Tg,). После окончания собственно обмена, осуществляемого в течение времени Т, происходит восстановление исходного состояния устройства, которое соответствует времени выхода из обмена Таким образом, время обмена определяется по. формуле

Т

При многократной реализации циклов обмена данными для каждого слова данных требуются дополнительные непроизводительные затраты времени, связанные с входом в обмен и выходом из него. Очевидно, что это существенно снижает скорость обмена, особенно при обмене большими массивами данных.

Узкая область применения устройства обусловлена тем, что оно может 5 осуществлять только функции непосре ственного обмена данными между цент ральным и периферийными процессорами, Для реализации функции управления обработкой данных в устройство должны быть введены специальные технические средства, однако они отсутствуют. Это не позволяет гибко перераспределять средства и ресурсы системы в целом. Невозможность, peaлизации с помощью известного устрой ства сложных функций управления не позволяет инициировать проверку функционирования устройства, а также осуществлять обработку прерьгеа кий различных классов. Цель изобретения - увеличение скорости обмена данными и расширение области применения устройства путем осуществления буферизации транслируемых данных и реализации алгоритмов обмена с помощью аппаратно-микро программных средств. , . Поставленная цель достигается тем что в микропрограммное устройство дл управления и обмена -данными, содержа щее коммутатор команд, коммутатор ад реса, блок управления обменом,.блок прерываний, регистр вьщачи, буферный регистр, адреса, шину данных, причеминформационный вход регистра выдачи, группы входов кода прерываний и кода маски блока прерываний через шину данных соединены с входом выходом периферийного устройства, а первая группа информационных входов коммутатора адреса образует вход признака направления обменом устройства, группа информационных входов блока прерываний образует вход требования прерываний и обмена, устройст ва, вторая группа информационных входов коммутатора адреса соединена с группой информационньк выходов бло ка прерываний, первый выход блока зтравления обменом соединен с входом признака фиксированного адреса блока прерываний и с разрешающими входами коммутаторов команд и адреса, группы выходов которых через шину адреса соединены с соответствующей группой , . входов младших разрядов буферного ре гистра, входы старщих разрядов которого соединены с группой выходов маскирующих разрядов блока прерываНИИ, группа адресных входов которого через шину адреса соединена с группой соответствующих выходов КОМ 01 мутаторов адреса и команд, выход наличия прерываний блока прерываний соединен с входом прерывания блока управления обменом, вход требования которого входит в группу входов требования прерываний и обмена устройства, второй выход блока управления обменом соединен с входом выборки коммутатора адреса, третий выход блока управления обменом является выходом разрешения- обмена устройства, введены постоянный запоминающий блок команд, оперативный запоминающий блок, центральный оперативный запоминающий блок, блок микропрограммного управления, блок синхронизации, коммутатор управляющих сигналов, коммутатор информации, счетчик команд, счетчик адреса, счетчик выборки, счетчик циклов, три блока магистральных элементов, центральная шина адреса и центральная шина даняьЕ, причем первый информационный вход блока микропрограммного управления образует вход логических условий устрой.ства, группа информационных выходов коммутатора информации, постоянного запоминающего блока команд, информационных входов-выходов оперативного запоминающего блока, информационных входов счетчиков команд, адреса,. выборки и циклов, вторая группа информационных входов и третий информационный вход блока микропрограммного управления через шину данных соединены с входами-выходами периферийного устройства, первая группа выходов блока микропрограммного управления образует выход внешних микроопераций устройства, первая и вторая группы информационных входов-выходов центрального оперативного запоминающего блока, первая группа информационных входов коммутатора информации и соединенная с ней группа выходов первого блока магистральных элементов, вторая группа информационных входов коммутатора информации и соеиненная с ней группа вькодов второго блока магистральных элементов ерез центральную шину данных соедиены с входом-выходои) центрального роцессора, группа адресных входов ентрального оперативного запоминаюего блока через цеитральнук шину дреса соединена с группой выходов ретьего блока магистральных элементов и с группой адресных выходов центрального процессора, первый вход блока синхронизации является входом пуска устройства, первый - четвертый выходы блока синхронизации соединены соответственно с первым - че вертым входами синхронизации блока микропрограммного управления, первый и четвертьм выходы блока синхронизации соединены соответственно с первым и вторым входами синхронизации блока управления обменом, третий и четвертый выходы блока синхрониза1 ии соединены соответственно с первым и вторым входами синхронизации блок прерывания, первая и вторая группы выходов микроопераций блока микропрограммного управления соединены соответственно с группой входов микроопераций блока управления обменом и блока прерывания, первый шестой выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с входами управления записью регистра вьщачи, счетчика адреса, счетчика команд, буферного регистра, счетчика выборки, счетчика циклов, седьмой - десятый выходы третьей группы выходов микроопераций блока микропрограммного управле ния соединены соответственно со счетными входами счетчика адреса, счетчика команд, счетчика выборки и счетчика циклов, одиннадцатый двадцатый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с вторым входом блока синхронизации, входом выборки комму татора команд, управляющим входом постоянного запомийающего блока команд, первым, вторым управляющими входами оперативного запоминающего блока, первым, вторым управляющими входами коммутатора информации, управляющими входами первого, второ го и третьего блоков магистральных элементов, двадцать первый - двадца пятый выходы третьей группы выходов микроопераций блока микропрограммно го управления соединены соответственно с первым - четвертым входами коммутатора управляющих сигналов и выходом требования непосредственн го доступа устройства,, выходы счетчика команд и счетчика адреса соеди нены соответственно с первым и вто11 8 рьм информационными входами коммутатора команд, первый выход блока управления обменом соединен с первым управляющим входом блока микропрограммного управления, второй управляющий выход блока микропрограммного управления соединен с первым управляющим входом блока управления обменом и выходом конца обмена устройст-. ва, адресные входы постоянного запоминающего блока команд и оперативнот го запоминанидего блока через щину адреса соединены с выходами коммутаторов команд и адреса, группа выходов буферного регистра соединена с третьей группой информационных входов коммутатора информации, выход счетчика циклов соединен с вторым управляющим входом блока микропрограммного управления, вькод регистра вьщачи соединен с информационными входами первого и второго блока магистральных элементов, входы обращения и записи устройства соединены соответственно с пятым и шестым входами коммутатора управляющих сигналов, первый выход которого соединен с первым управляющим входом центрального запоминающего блока, второй управляющий вход которого соединен с вторым и третьим выходами коммутатора управляющих сигналов, выход счетчика выборки, кроме младшего разряда, соединен с входом третьего блока магистральных элементов, младший разряд шины адреса соединен с четвертым информационным входом блока микропрограммного управления и с третьим управляю- . щим входом коммутатора информации. Блок управления обменом содержит первый и второй элементы И, элемент ИЛИ, регистр, первый - четвертый элементы И-НЕ, триггер разрешения и триггер запрета, причем первый вход синхронизации блока управления обменом соединен с первыми входами первого, второго и третьего элементов И-НЕ, второй вход синхронизации блока управления обменом соединен с первым входом четвертого элемента И-НЕ и входом синхронизации регистра, первый вход группы входов микроопераций блока управления обменом соединен с первым входом элемента ИЛИ, второй вход группы входов микроопераций блока управления обменом С(рединен с первыми входами перво го и второго элементов И, третий и четвертый входы группы входов мик роопераций блока управления обменом соединены поответственно с вторыми входами первого и второго элементов И-НЕ, первьш и второй управляющие входы блока управления обменом соединены соответственно с вторыми входами четвертого элемента И-НЕ и первого элемента И, выход которого соединен с вторым входом элемента ИЛИ, информационный вход блока управления обменом соединен с вторы входом второго элемента И, выход ко торого соединен с третьим входом эл мента ИЛИ и первым информационным входом регистра, выход элемента ИЛИ соединен с вторым информационным входом регистра, первый выход котор го является первым выходом блока управления обменом, второй выход ре гистра соединен с вторым входом третьего элемента И-НЕ и вторым выходом блока управления обменом, вьк ды третьего и четвертого элементов И-НЕ соединены соответственно с инверсными единичным и нулевым входаГШ триггера разрешения, выход которого является третьим выходом блока управления обменом, выходы первого и второго элементов И-НЕ со дкнен соответственно с инверсными единичнь М и нулевым входами триггера запрета, выход которого соединен с третьим входом второго элемен та И, Кроме того, блок микропрограммно го управления содержит блок памяти микрокоманд, регистр адреса, первьм ко{ 1мутатор, второй коммутатор, коммутатор адреса, мультиплексор логических условий, четырнадцать элемен тов И, два элементя И-НЕ, элемент КЛИ-НЕ, элемент НЕ и регистр микрооперацийJ причем первьй информационньш вход блока микропрограммно го управления соединен с первым информационным входом мультиплексора логических условий, первьм управляющий разряд первого информационного входа блока микропрограммного управления соединен с первым входом первого элемента И-НЕ, второй и третий управляющие разряды первого информационного входа блока микропрограммного управления соединены соответственно с первым и вторым информационными входами первого комм татора, четвертый и пятый управляю 110 щие разряды первого информационного входа блока микропрограммного управления соединены соответственно с первым и вторым информационными входами второго коммутатора, второй информационный вход блока микропрограммного управления соединен с первым информационным входом коммутатора адреса, выход которого соединен с информационным входом регистра адреса, третий информационный и первый управляющий входы блока микропрограммного управления соединены соответственно с вторым информационным входом мультиплексора логических условий и первым входом элемента ИЛИ-НЕ, второй управляющий вход блока микропрограммного управления соединен с инверсным входом второго элемента И-НЕ, выход которого соединен с первым входом первого элемента И, первый вход синхронизации блока микропрограммного управления соединен с первыми входами второго и третьего элементов И, второй вход синхронизации блока микропрограммного управления соединен с вторым входом первого элемента И, выход которого соединен с входом синхронизации регистра адреса, третий вход синхронизации блока микропрограммного управления соединен с первыми входами четвертого, пятого и шестого элементов И, четвертый вход синхронизации блока микропрограммного управления соединен с первыми входа- . ми седьмого - четырнадцатого элементов И, с вторым входом первого элемента И-НЕ и входом синхронизации регистра микроопераций, первый, второй и третий выходы которого соединены- соответственно с первым, вторым управляющими выходами и первой группой выходов микроопераций блока микропрограммного управления, четвертый выход регистра микроопераций соединен с прямым и инверсным управляющими входами коммутатора адреса, первой группой выходов микроопераций блока микропрограммного управления и входом элемента НЕ, выход которого соединен с второй группой выходов микроопераций блока микропрограммного управления, пятый выход регистра микроопераций соединен с вторым входом элементе ИЛИ-НЕ, выход которого соединен с вторым входом восьмого элемента И, шестой девятый выходы регистра микроопераций соединены с второй группой выходов микроопераций блока микропрограм много управления, десятый выход регистра микроопераций соединен с второй группой выходов микроопераций блока микропрограммного управления и вторым входом шестого элемента И, одиннадцатый - пятнадцатый выходы регистра микроопераций соединены соответственно с вторыми входами второго, седьмого, 1,евятого, десятого и третьего элементов И, шестнадцатый выход регистра микроопераций соединен с третьим входом восьмого элемента И и третьей группой выходов микроопераций блока микропрограммного управления, первый выход группы выходов регистра микроопераций соединен с вторыми входами четвертого и пятого элементов И, второй - пятый выходы группы выходов регистра микроопераций соединены соответственно с вторыми входами одиннадцатого - четырнадцатого элементов И, шестой и седьмой выходы группы выходов регистра микроопераций соединены соответственно с пр мым входом второго элемента И-НЕ и третьим входом первого элемента И-НЕ, восьмой выход группы выходов регистра микроопераций соединен с первыми управляющими входами перв го и второго коммутаторов, девятый выход группы выходов регистра микро операций соединен с вторыми управляющими входами первого и второго коммутаторов, вькод регистра адреса соединен с входом блока памяти микрокоманд, первый и второй выходы которого соединены с первой группой выходов микроопераций блока микропрограммного управления, второй выход блока памяти микрокоманд, кроме того, соединен с первым входом регистра микроопераций, третий - шестой выходы блока памяти микрокоманд соединены соответственно с вторым - пятым .входами регистра микроопераций, седьмой и восьмой выходы блока памяти микрокоманд соединены соответственно с управляющим и третьим информационным входами мультиплексо ра логических условий, выход модифицируемого разряда адреса которого соединен с входом модифицируемого разряда адреса второго информационного входа коммутатора адреса, девя 1 112 тый выход блока памяти микрокоманд соединен с входом немодифицируемых разрядов адреса второго информационного входа коммутатора адреса, четвертьй информационный вход блока микропрограммного управления соединен с инверсным и прямым входами четвертого, пятого элементов И соответственно, семнадцатый - двадцать четвертый выходы регистра микроопераций, выходы второго - четырнадцатого эле-ментов И, выход первого элемента И-НЕ, выходы первого и второго коммутаторов соединены с третьей группой выходов микроопераций блока микропрограммного управления. Сущность изобретения состоит в управлении скоростью обмена данными и расширении области применения устройства на основе осуществления буферизации транслируемой информации в оперативной памяти, реализации алгоритмов обработки обьгчных (медленных) и быстрых прерываний с помощью специальных аппаратно-микропрограммных средств, возможностью инициализации непосредственного группового обм мена данными и организации проверки функционирования как со стороны периферийного, так и со стороны центрального процессора. Изобретение реализуется путем введения следующих новых элементов и СБЯ3 ей. Введение постоянного запоминающего блока (ПЗБ) команд, счетчика команд и обусловленных ими связей позволяет хранить команды и константы основной , программы, а также осуществлять адресацию ячеек памяти ПЗБ при реализации основной программы. Введение центральной шины данных, центрального оперативного запоминаю- щего блока, счетчика выборки и счетчика циклов и обусловленных ими связей позволяет храничь данные центрального процессора и осуществлять непосредственный доступ к данным, находящимся в центральном оперативном запоминающем блоке, с последующей записью в оперативньй запоминающий блок. Введение оперативного запоминающего блока (ОЗБ), счетчика адреса и обусловленных ими связей позволяет осуществлять хранение данных при работе операционного блока, а также

производить адресацию ячеек памяти ОЗБ.

Введение блока микропрограммного управления и обусловленных им связей позволяет реализовать функции управления обработкой данных операционным блоком.

Введение блока синхронизации, коммутатора управляющих сигналов, коммутатора информации, первого, второго и третьего блока магистральных элементов и обусловленных ими связей позволяет управлять и синхронизировать работу устройства четырьмя последовательностями тактовых импульсов.

На фиг. 1 представлена функциональная схема предлагаемого Микропрограммного устройства для управления и обмена данными; на фиг..2 функциональная схема блока микропрограммного управления (БМУ); на фиг. 3 - функциональная схемд блока прерываний; на фиг. 4 - функциональная схема блока управления обменом (БУО); на фиг. 5 - функциональная схема блока синхронизации; на фиг. 6 - функциональная схема коммутатора управляющих сигналов; на фиг. 7 - функциональная схема коммутатора команд; на фиг. 8 - функциональная схема коммутатора адреса; на фиг. 9 - функциональная схема коммутатора информации.

Микропрограммное устройство для управления и обмена данны14И содержит ПЗБ 1, ОЗБ 2, центральный оперативный запоминающий блок (ЦОЗБ) 3, БМУ 4, блок 5 прерываний, БУО 6, блок 7 синхронизации, коммутатор 8 управляющих сигналов, коммутатор 9 команд, коммутатор 10 адреса, коммутатор 11 информации, счетчик 12 команд, счетчик 13 адреса, счетчик 14 выборки, счетчик 15 циклов, регистр 16 выдачи, буферный регистр 17 первый блок 18 магистральных элементов, второй блок 19 магистральных элементов, третий блок 20 магистральных элементов, шину 21 данных,, шину 22 адреса, центральную шину 23 данных, центральную шину 24 адреса, вход 25 пуска устройства, вход 26 признака направления обменом устройства, вход 27 логических условий устройства, вход 28 адреса устройства, группу 29 входов требований прерываний и обмена устройства.

вход 30 требований обменов группы 29 входов требований прерываний и обмена, вход 31 обращения устройства, вход 32 записи устройства, вход-вы5 ход 33 устройства, группу 34 входоввыходов устройства, выход 35 внешних микроопераций устройства, выход 36 конца обмена устройства, выход 37 разрешения обмена устройства, вы0 ход 38 требования непосредственного доступа устройства.

На фиг. 1 показаны также входвыход 39.1 первого полуслова ЦОЗБ 3, вход-выход 39.2 второго полуслова

5 ЦОЗБ 3, первая группа 40 выходов микроопераций БМУ 4, вторая группа 41 выходов микроопераций БМУ 4, третья группа 42 выходов микроопераций БМУ 4, содержащая выход 42,1

0 микрооперации конца работы, выход 42.2 микрооперации управления записью информации в регистр 16 выдачи, выход 42.3 микрооперации разрешения вьщачи кода счетчика 12 ко5 манд, выход 42.4 микрооперации продвижения содержимого счетчика 13 .адреса, выход 42.5 микрооперации управления записью информации счетчика 13 адреса, выход 42.6 микроопера0 ции продвижения содержимого счетчика 12 команд, выход 42.7 микрооперации управления записью информации счетчика 12 команд, выход 42.8 микрооперации обрап1ения к ПЗБ 1, вы5 ход 42.9 микрооперации признака записи в ОЗБ 2, выход 42.10 микрооперации обращения к ОЗБ 2, выход 42.11

микрооперации управления записью информации в буферный регистр 17,

0. выход 42.12 трехразрядной микрооперации управления коммутатора 11 информации, выход 42.13 микрооперации доступа к шине 21 данных, выход 42.14 микрооперации управления первым блоком 18 магистральных элементов, выход 42.15 микрооперации управления вторым блоком 19 магистральных элементов, выход 42.16 микроопераций обращения к ЦОЗБ .3, выход 42,17 микрооперации признака записи первого полуслова в ЦОЗБ 3, выход 42.18 микрооперации управления коммутатором 8 управляющих сигналов, выход 42.19 микрооперации признака

3 записи второго полуслова в ПОЗЕ 3, выход 42,20 микрооперации продвижения содержимого счетчика 14 выборки, выход 42.21 микрооперации управления записью информации счетчика 14 выбор ки, выход 42.22 микрооперации продвижения содержимого счетчика 15 цик лов, выход 42.23 микрооперации управ ления записью информации счетчика 15 циклов, выход 42.24 микрооперации управления третьим блоком 20 магистральных элементов, выход 43 наличия прерываний блока 5 прерываний, выход 44 кода фиксированных адресов блока 5 прерываний, выход 45 маскирующих разрядов блока 5 прерываний, второй выход 46 БУО 6, первый выход 47 БУО 6, первый четвертый выходы 48.1 - 48.4 блока 7 синхронизации, первый 49, второй 50, третий 51 выходы коммутатора 8 управляющих сигналов, выход 52 счетчика 12 команд, выход 53 счетчика 13 адреса, выход 54 счетчика 15 циклов, выход 55 буферного регистра 17, выход 56 первого блока 18 магистральных элементов, выход 57 второго блока 19 магистральных элементов, второй информационный вход 58 БМУ 4, третий информационный вход 59 БМУ 4, вход 60 кода прерываний и вход 61 кода маски блока 5 прерываний, второй управляющий вход 62 блока 5 преры заний, младший разряд 63 шины 22 адреса. Вход 25 пуска устройства является первым входом блока 7 синхронизации, первьй - четвертый 48.1 48.4 выходы которого соединены соответственно с первым - четвертым входами синхронизации БМУ 4, первый 48. и четвертый48.4 выходы блока 7 синхронизации соединены соответственно с первым 48.1 и вторым 48.4 входами синхронизации БУО 6, третий 48.3 и четвертый 48.4 выходы блока 7 синхронизации соединены соответственно с первым 48.3 и вторым 48.4 входами синхронизации блока 5 прерываний, вход 26 признака направления обмена устройства является первым информационным входом коммутатора 10 адреса, вход 27 логических условий устройства является первым информационным входом БМУ 4, первый управляющий выход которого является выходом 35 внешних микроопераций устройства, первая 40 и вторая 41 группы выходов микроопераций БМУ 4 соединены соответственно с группой входов микроопераций БУО 6 и блока 5 преры ваний, первый - шестой выходы треть ей группы 42 выходов микроопераций БМУ 4 соединены соответственно: выход 42.2 с входом управления записью регистра 16 выдачи, выход 42.5 - с входом счетчика 13 адреса, выход 42.7 - с входом счетчика 12 команд, вькод 42.11 - с входом буферного регистра 17, выход 42.21 - с входом счетчика 14 выборки, выход 42.23 - с входом счетчика 15 циклов, седьмой - десятый выходы третьей группы 42 выходов микроопераций БМУ 4 соединены соответ- ственно: выход 42.4 - со счетными входами счетчика 13 адреса, вы ход 42.6 - с входом счетчика 12 команд, выход 42.20 - с входом счетчика 14 выборки и выход 42.22 - с входом счетчика 15 циклов, одиннадцатый - двадцатый выходы третьей группы 42 вькодов микроопераций БМУ 4 соединены соответственно: вы- ход 42.1 - с вторым входом блока 7 синхронизации, выход 42.3 - с управляющим входом коммутатора 9 команд, выход 42.8 - с управляющим входом ПЗБ 1, выходы 42.9, 42.10 - с первым и вторым управляющими входами ОЗЕ 2, выходы 42.12 и 42.13 - с первым и вторым управляющими входами коммутатора 11 информации, выход 42.14 с управляюшлм входом первого 18, выход 42.15 - с управляющим входом второго 19 и выход 42.24 - с управляющим входом третьего 20 блоков магистральных элементов, двадцать первый - двадцать пятый выходы 42.. 16 42.19 третьей группы 42 выходов микроопераций БМУ 4 соединены соответственно с первым - четвертым входами коммутатора 8 управляющих сигналов и выходом 38 требования непосредственного доступа устройства, выходы 52 и 53 счетчика 12 команд и счетчика 13 адреса соединены соответственно с первым и вторым информационными входа ми коммутатора 9 команд первый выход 47 БУО 6 соединен с входом признака фиксированного адреса блока 5 прерываний, входом разрешения коммутатора 10 адреса, первым управляющим входом БМУ 4 и входом разрешения коммутатора 9 команд, второй управляющий выход БМУ 4 соединен с первым управляющим входом БУО 6 и выходом 36 конца обмена устройства, группа входов 29 требований прерываний и обмена устройст1ва соединена с первым информационным входомблока Ь прерываний, первый информационный выход 44 которого соединен с вторым информационным входом коммутатора 10 адреса, вход 30 требований обменов группы входов 29 требований прерываний и об мена устройства соединен с информационным входом БУО 6, второй 46 и третий выходы которого соединены соответственно с входом выборки Коммутатора 10 адреса и выходом 37 разрешения обмена устройства, шина 22 адреса соединена с адресными входами ПЗБ 1 и ОЗБ 2, вход-выход которого с шиной 21 данных, выход ПЗБ 1 соединен с шиной 21 данных, пина 22 адреса соединена с адресными входами 62 блока 5 прерываний и с младшими разрядами информационного входа буферного регистра 17, выход 55 кото рого соединен с третьим информационным входом коммутатора 11 информации, старшие разряды информационного входа буферного регистра 17 соединены с группой выходов 43 маскирую щих разрядов блока 5 прерываний, выход 43 наличия прерывания которого соединен с входом, прерывания БУО 6, шина 21 данных -соединена с информационными входами счетчика 12 команд, счетчика 13 адреса, регистра 16 выдачи, счетчика 14 выборки и счетчика 15 циклов, выход 54 которого соединен с вторым управляющим входом .ЕМУ 4, шина 21 данньгх соединена с вторым 58 и третьим 59 информационными входами ЕМУ 4, входом 60 кода прерывания и входом 61 кода маски блока 5 прерываний, выход регистра 16 вьодачи соединен с информационными входами первого 18 и второго 19 блока магистральных элементов, выходы 56 и 57 которых соединены соответственно с первым и вторым информа ционными входами коммутатора 11 информации и центральной шиной 23 данных, первый 39.1 и второй 39.2 входы-выходы ЦОЗБ 3 соединены с центральной шиной 23 данных, входы обращения 31 и записи 32 устройства соединены соответственно с пятым и шестым входа:ми коммутатора 8 управляющих сигналов, первьш выход 49 которо го соединен с первым управляющим входом ЦОЗБ 3, второй управляющий вход которого соединен с вторьм 50 и третьим 51 выходами коммутатора 8 управляющих сигналов выход счетчи1118 ка 14 выборки, кроме младшего разряда, через третий блок 20 магистральных элементов и центральную шину 24 адреса соединен с адресным входом центрального оперативного запоминающего блока 3, выход коммутатора 11 информации соединен с шиной 21 данньгх, вход 28 адреса устройства соединен с центральной шиной 24 адреса, младший разряд 63 шины 22 адреса соединен с четвертым информационньгм входом БМУ 4 и с третьим управляющим входом коммутатора 11 информации. БМУ 4 (фиг. 2) содержит блок 64 памяти микрокоманд, регистр 65 адреса, регистр 66 микроопераций, коммутатор 67 адреса, первый 68 и второй 69 коммутаторы, мультиплексор 70 логических условий, четвертый 71, пятый 72, одиннадцатый 73, двенадцатый 74,- тринадцатый 75, четырнадцатый 76, второй 77, шестой 78, седьмой 79, восьмой 80, девятый 81, десятый 82, третий 83 и первый .84 элементы И, второй 85 и первый 86 эле.менты И-НЕ, элемент ИЛИ-НЕ 87, элемент НЕ 88. На фиг. 2 обозначены также первьш выход 89 микрооперации, третий 90, четвертый 91,. второй 92, пятый 93 и шестой 94 выходы, седьмой выход 95 кода логических условий, восьмой выход 96 модифицируемого разряда адреса, девятый выход 97 немодифицируемык разрядов адреса блока 64 памяти микрокоманд, выход 98.1 элемента НЕ 88, шестой - десятьш вьгходы 98,2 - 98,6 регистра 66 микроопераций соответственно, третий 99.1 и четвертый 99.2 выходы регистра 66 микроопераций, выход 100.1 (42.11) микрооперации управления записью информации буферного регистра 17, выход 100.2 (42,9) микрооперации признака записи информации в ОЗБ 2, выход 100.3 (42.7) микрооперации управления записью информации в счетчик 12 команд, выход 100.4 (42.3) микрооперации регистра 66 микроопераций разрешения вьщачи кода счетчика 12 команд, выход 100.5 (42.6) микрооперации продвижения содержимого кода счётчика 12 команд, выход 100.6 (42.5) микрооперации управления записью информации в счетчик. 13 адеса, выход 100.7 (42.4) микроопеации продвижения содержимого кода счетчика 13 адреса, выход 100.8 (42.2) микрооперации управления записью регистра 16 вьщачи,выход 100. (42.1)микрооперации конца работы, выход 100.10 (42.8) микрооперации обращения к ПЗБ 1, выход 100.11 (42.10) микрооперации обращения к ОЗБ 2, выход 100.12 (42.17) микро операции признака записи первого по луслова в ЦОЗБ 3, выход 100.13 (42.19) микрооперации признака запи си второго полуслова в ЦОЗБ 3, выход 100.14 (42.20)Микрооперации продвижения содержимого счетчика 14 выборки, выход 100.15 (42.21) микро операции управления записью информа ции счетчика 14 выборки, выход 100. (42.22) микрооперации продвижения содержимого счетчика 15 циклов, выход 100.17 (42.23) микрооперации управления записью информации счетчика 15 циклов, выход 101.1 микрооперации регистра 66 микроопераций управления первым блоком 18 магистральных элементов (выход 42.14 БМУ 4), выход 101.2 микрооперации регистра 66 микроопераций управления вторым блоком 19 магистральных элементов (выход 42.15 БМУ 4), выход 101.3 микрооперации регистра ,66 микроопераций управления третьим блоком 20 магистральных элементов (выход 42.24 БМУ 4), выход 101.4 микрооперации регистра 66 микроопераций обращения к ЦОЗБ 3 (выход 42. БМУ 4), выход 101.5 микрооперации регистра 66 микроопераций управлени коммутатора 8 управляющих сигналов (выход 4.18 БМУ 4), выход 101.6 микрооперации регистра 66 микроопер ций требования непосредственного доступа (выход 38 устройства), выход 101.7 микрооперации регистра 66 микроопераций вьщачи информации коммутатором 11 информации (выход 42.13 БМУ 4), выход 101.8 трехразрядной микрооперации управления коммутатором J1 информации (вы, ход 42.12 БМУ 4), группа 102 выхЪдо микроопераций регистра 66 микроопераций, содержащая вьЬсоды 102.1-102 первый - пятый управляющие разряды 103.1-103.5 входа 27 БМУ 4 соответственно. Первый информационный вход 27 БМУ 4 соединен с первым информационным входом мультиплексора логических условий, первый управляю щий разряд 103о1 первого информацио ного входа 27 БМУ 4 соединен с пер120вым входом первого элемента И-НЕ 86, второй 103.2 и третий 103.3 управляющие разряды первого информационного входа 27 БМУ 4 соединены соответственно с первым и вторым информационными входами первого коммутатора 6В, четвертый 103.4 и пятый 103.5 управляющие разряды первого информационного входа 27 БМУ 4 соединены соответственно с первым и вторым информационными входами второго коммутато ра 69, второй информационный вход 58 БМУ 4 соединен с первым информационным входом коммутатора 67 адреса. выход которого соединен с информационным входом регистра 65 адреса, третий информационный 59 и первый управляющий 47 входы БМУ 4 соединены соответственно с вторым информационным входом мультиплексора 70 логических условий и первым входом элемента ИЛИНЕ 87, второй управляющий вход 54 БМУ 4 соединен с инверсным входом второго элемента Й-НЕ 85, выход которого соединен с первым входом первого элемента И 84, первый вход 48.1 синхронизации БМУ 4 соединен с первыми входами второго 77 и третьего 83 элемента И, второй вход 48.2 синхронизации БМУ 4 соединен с вторым входом первого элемента И 84, выход которого соединен с входом синхронизации регистра 65 адреса, третий вход 48.3 синхронизации БМУ 4 соединен с первыми входами четвертого 71, пятого 72 и шестого 78 элементов И, четвертый вход 48.4 синхронизации БМУ 4 соединен с первыми входами седьмого - четырнадидтого элемен тов И 79-82, 73-76, с вторым входом первого элемента И-НЕ 86 и входом синхронизации регистра 66 микроопераций, первый, второй и тре-тий 99.1 выходы которого соединены соответственно с первым 35 и вторым 36 управляющими выходами и первой группой 4О выходов микроопераций БМУ 4, четвертый выход 99.2 регистра 66 микроопераций соединен с прямым и инверсным управляющими входами коммутатора 67 адреса, первой группой 40 вькодов микроопераций БМУ 4 и входом элемента НЕ 88, выход 98.1 которого соединен с второй группой 41 выходов микроопераций БМУ 4, пятый выход регистра микроопераций соединен с вторым входом элемента ИЛИ-НЕ 87, выход которого соединен с вторым входом восьмого элемента И 80, шестой девятый выходы 98.2 - 98.5 регистра 66 микроопераций соединены с второй группой А1 выходов микроопераций ЕМУ 4, десятый выход 98.6 регистра 66 микроопераций соединен с второй группой 41 выходов микроопераций БМУ 4 и вторым входом шестого элемента И 78, одиннадцатый - пятнадцатый выходы регистра 66 микроопераций соединены соответственно с вторыми входами второго 77, седьмого 79, девятого 81, десятого 82 и третьего 83 элементов И, шестнадцатый выход 100,4 регистра 66 микроопераций соединен с третьим входом восьмого элемента И 80 и третьей группой 42 выходов микроопераций БМУ 4, первый выход группы 102 выходов регистра 66 микроопераций соединен с вторыми входами четвертого 71 и пятого 72 элементов И, второй - пятый выходы 1-02.4-102.7 группы 102 выходов регистра 66 микроопераций соединены соответственно с вторыми входами одиннадцатого - четырнадцатого элементов И 73-76, шестой 102.8 и седьмой 102,3 выходы группы 102 выходов регистра 66 микроопераций соединены соответственно с прямым входом второго элемента И-НЕ 85 и третьим входом первого элемента И-НЕ 86, восьмой выход 102.2 группы 102 выходов регистра 66 микроопераций соединен с первыми управляющими входами первого 68 и второго 69 коммутаторов, девятый выход 102.1 группы 102 выходов регистра 66 микроопераций соединен с вторыми управляющими входами первого 68 и второго 69 коммутаторов, вьпход регистра 65 адреса соединен с входом блока 64 памяти микрокоманд, первый 89 и второй 92 выходы которого соединены с первой группой 40 выходов микроопераций БМУ 4, второй выход 92 блока 64 памяти микрокоманд кроме того, соединен с первым входом регистра 66 микроопераций, третий шестой вьпсоды 90, 91, 93, 94 блока 64 памяти микрокоманд соединены соответственно с вторым - пятым входом регистра 66 микроопераций, седьмой 95 и восьмой 96 выходы блока 64 памяти микрокоманд соединены соответственно с управляющим и третьим информационным входами мультиплексора 70 логических условий, выход модифицируемого разряда адреса которого соединен с входом модифицируемого разряда адреса второго информационного входа коммутатора 67 адреса, девятый выход 97 блока 64 памяти 5 микрокоманд соединен с входом немодифицируемъгх разрядов адреса второго информационного входа коммутатора 67 адреса, четвертый информационный вход 63 БМУ 4 соединен с инверсным и прямым входами четвертого 71 и пятого 72 элементов И соответственно, семнадцатый 101.1 двадцать четвертый 101.8 выходырегистра 66 микроопераций, выходы 5 соответственно 100.1, 100„8, 100.12, 100.13, 100.2, 100.3, 100.5-100.7, 100.14-100.17 второго - четырнадцатого элементов И 77,83,71,72,78-82, 73-76, выход 100.9 первого элемен0 та И-НЕ 86, выходы 100.10 и 100.11 первого 68 и второго 69 коммутатора соединены с третьей группой 42 выходов микроопераций БМУ 4.

Блок 5 прерываний (фиг. 3) содер жит регистр 104 прерываний, регистр- 105 маски, регистр 106 фиксированного адреса, дешифратор 107, первый коммутатор 108, второй коммутатор 109, первый элемент И 110, вто0 рой элемент И 111, третий элемент И 112, четвертый элемент И 113, пятый элемент И 114, первый 115, второй 116, шестой 117, пятый 118, четвертый 119, третий 120 элемен5 ты И-НЕ, элемент НЕ 121.

На фиг. 3 обозначены также пер.вый 122,.второй 123, третий 124 выходы регистра 105 маски, первый 125, второй 126, третий 127, четвертый 128 0, выходы регистра 1P6 фиксированного адреса, выходы 129 и 130 соответственно четвертого 113 и пятого 114 элементов И, вход 131.1 микрооперации группы 41 входов микроопераций, 5 соответствующий выходу 98.1 (фиг. 2), вход 131.2 микрооперации группы 41 входов микроопераций, соответствующий выходу 98.6 (фиг. 2), входы 131.3 - 131.6 микроопераций груцпы 41 входов микроопераций, соответствующие выходам 98-. 2 - 98.5 (фиг. 2). Входы требований прерываний группы 29 входов требований прерываний и обмена блока 5 прерываний соедине5 ны с инверсными входами установки в единицу триггеров регистра 104 прерываний, первый выход регистра 104 прерываний соединен с йходом злемен23та НЕ 121, выход которого соединен с первыми входами первого 115, второго 116, третьего 120 элементов И-НЕ и первого элемента И 110, второй выход регистра 104 -прерывани соединен с вторым входом первого элемента И-НЕ 115, выход которого соединен с вторым входом первого элемента И 110, вторым входом второго элемента И-НЕ 116, вторым входом третьего элемента И-НЕ 120 и с первым входом четвертого элемен та И-НЕ 119, третий выход регистра 104 прерываний соединен с третьи входом второго элемента И-НЕ 116, выход которого соединен с первыми входами пятого 118 и шестого 117 эл ментов И-НЕ и с третьим входом трет его элемента И-НЕ 120, выход первог элемента И 110 соединен с вторым входом шестого элемента И-НЕ 117, выход которого соединен с четвертым входом третьего элемента И-НЕ 120, вторым входом четвертого элемента И-НЕ 119, вторым входом пятого элемента И-НЕ 118, четвертый выход регистра 104 прерываний соединен с третьим входом элемента И-НЕ 117, вход 47 признака фиксированного адреса блока 5 прерываний соединен с первым входом второго элемента И 1 выход которого соединен с первым входом регистра 106 фиксированного адреса, выходы пятого, четвертого и третьего элементов И-НЕ 118-120 соединены соответственно с вторым Четвертым входами регистра 106 фикс рованного адреса, выход 125 регистра 106 фиксированного адреса соединен с первым входом третьего элемен та И Т12, выход которого соединен с входом синхронизации дешифратора 107, первый вход 48.3 синхрониза ции блока 5 прерываний соединен с вторым входом третьего элемента И 112, с первым и вторым входами первого 108 и второго 109 коммутато ров, выходы которых соединены соответственно с входами синхронизации регистра 104 прерываний и регистра 105 маски, второй вход 48.4 син хронизации блока 5 прерываний соеди нен с входом синхронизации регистра 106 фиксированного адреса, инве ные выходы дешифратора 107 соедине с инверсными входами установки в нуль триггеров регистра 104 прер ваний, второй выход 126 регистра 1 1 фиксированного адреса соединен с первым входом дешифратора 107 и с первым входомчетвертого элемента И 113, третий выход 127 регистра 106 фиксированного адреса соединен с вторым входом дешифратора 107 и первым входом пятого элемента И 114, четвертый выход 128 регистра 106 фиксированного адреса соединен с выходами 43 наличия прерывания и 44 кода фикси ованных адресов блока 5.прерываний, входы -131.3 и 131.4 микроопераций разрешения записи информации в регистр 104 группы 41 входов микроопераций соединены соответственно с третьим и четвертым входами первого коммутатора 108, входы 131.5 и 131.6 микроопераций разрешения записи информации в регистр 105 маски группы 41 входов микроопераций соединены соответственно с третьим и четвертым входами второго коммутатора 109, соответствующие разряды группы адресных входов 62 блока 5 прерываний сое- динены с пятыми входами первого 108 и второго 109 коммутаторов, вход 61 кода маски блока 5 прерываний соединен с информационным входом регистра 105 маски, первый выход 122 которого соединен с третьим входом первого элемента И-НЕ 115, второй 123 и третий 124 выходы регистра 105 маски соединены соответственно с четвертыми входами второго элемента ИНЕ 116 и шестого элемента И-НЕ 117, кроме того выходы 122-124 регистра 105 маски образуют выход 45 маскирующих разрядов блока 5 прерьюаний, вход 131.2 микрооперации признака записи информации в ОЗБ 2 группы 41 входов микроопераций соединен с вторым входом второго элемента И 111 и подключен к выходу 44 кода фиксиро- ванного адреса блока 5. Вход 131.1 инверсного значения микрооперации конца команды группы 41 входов микроопераций соединен с вторыми входами четвертого 113 и пятого 114 элементов И, выходы 129 .и 130 которых соединены с выходом 44 кбда фиксированного адреса, вход 60 кода прерываний, блока 5 прерываний соединен с информационным входом регистра 104 прерываний. БУО 6 (фиг. 4) содержит регистр 132, триггер 133 разрешения и триггер 134 запрета, второй элемент И 135 и первый элемент И 136, третий 137, четвертый 138, второй 13 и первый 140 элементы И-НЕ, элемент ИЛИ U1. На фиг. 4 также обозначены первый 142о1, второй 142.2, четвертый 142,3 и третий 142.4 входы группы 40 входов микроопераций БУО 6. Первый вход 48.1 синхронизации БУО 6 соединен с первыми входами пер вого 140, второго 139 и третьего 137 элементов И-НЕ, второй вход 48.4 синхронизации БУО 6 соединен с первым входом четвертого элемента ИНЕ 138 и входом синхронизации регист ipa 132, первый вход 142.1 группы ДО входов микроопераций БУО 6 соединен с первым входом элемента ИЛИ 141, второй вход 142.2 группы 40 входов микроопераций БУО 6 соединен с первы ми входами первого 136 и второго 135 элементов И, третий 142.4 и четвертый 142,3 входы группы 40 входов микроопераций БУО 6 соединены соответственно с вторыми входами первого 140 и второго 139 элементов И-НЕ, первый 36 и второй 43 управляющие входы БУО 6 соединены соответственно с вторыми входами четвертого элемента И-НЕ 138 и первого элемента И 136 выход которого соединен с вторым вхо дом элемента ИЛИ 141, информационный вход 30 БУО 6 соединен с вторым входом второго элемента И 135, выход которого соединен с третьим входом элемента ИЛИ 141 и первым входом регистра 132, выход элемента ИЛИ 141 соединен с вторым входом регистра 132, первый выход которого является первьм выходом 47 БУО 6, второй выход регистра 132 соединен с вторым входом третьего элемента И-НЕ 137 и ВТО-рым выходом 46 БУО 6, выходы третьего и четвертого 138 элемен тов И-НЕ соединены соответственно с инверсным единичным и нулевым входами триггера 133 разрешения, выход которого соединен с третьим выходом 37 БУО 6. Выходы первого 140 и второго 139 элементов И-НЕ соединены соответственно с инверсными единичными и нулевым входами триггера 134 запрета, выход которого соединен с третьим входом второго элемента И 135. Блок 7 синхронизации (фиг, 5) содержит генератор 143 тактовых импульсов и триггер 144 пуска. Flepsbrft вход 25 блока 7 синхронизации соединен с единичным входом триггера 144, единичный выход которого соединен с управляющим входом генератора 143 тактовых импульсов. Второй вход 42.1 блока 7 си псронизации соединен с нулевым входом триггера 144. Первый четвертый выходы генератора 143 тактовых импульсов соединены соответственно с первым - четвертым выходами 48.1-48.4 блока 7 синхронизации. Коммутатор 8 управляющих сигналов (фиг. б) содержит первьй 145, второй 146 и третий 147 магистральные элементы, резистор 148, первую 149, вторую 150 и третью 151 шины. В;1од 42.16 обращения к ЦОЗБ 3 коммутатора 8 управляющее сигналов соединен с информационным входом первого магистрального элемента 145, выход которого соединен через резистор 148 с источником питания и первой шиной 149, вход 42.17 признака записи первого полуслова и вход 42.19 признака записи второго полуслова 1в ЦОЗБ 3 коммутатора 8 управляющих сигналов соединены с информационными входами соответственно второго 146 и третьего 147 магистральных элементов, выходы которых соединены соответственно с второй 150 и третьей 151 шинами, вход 42.18 управления коммутатора 8 управляющих сигналов соединен с управляклцими входами первого 145, второго 146 и третьего 147 магистральных элементов, вход 31 обращения коммутатора 8 управляющих сигналов соединен с первой шиной 149, выход которой является первым выходом 49 коммутатора 8 управляющих сигналов, вход 32 записи коммутатора 8 управляющих сигналов соединен с второй 150 и третьей 151 шинами, выходы которых являются соответственно вторым 50 и третьим 31 выходами коммутатора В управляющих сигналов. Коммутатор 9 команд (фиг. 7) содержит коммутатор 152, блок 153 магистральных элементов и элемент НЕ 154. Первый 52 и второй 53 информационные входы коммутатора 9 команд соединены соответственно с первым и вторым информационными входами коммутатора 152, выход которого соединен с информационным входом блока 153 магистральных элементов, управляющий вход 42.3 ког-мутатора 9 команд соединен с прямым и инверсным входами коммутатора 152, вход 47 разрешения коммутатора 9 команд соединен с входом элемента НЕ 154, выход которого соединен с управляющим входом блока 153 магистральных элементов, выход которого является выходбм коммутатора 9 команд . Коммутатор 10 адреса (фиг. 8) содержит Коммутатор 155, блок 156 магистральных элементов, генератор 157 нуля. Вход 47 разрешения коммутатора 10 адреса соединен с управляющим входом блока 156 магистральных элементов, вьпсод которого является выхо дом коммутатора 10 адреса, первый 26 и второй 44 информационные входы коммутатора 10 адреса соединены соответственно с входами младших разря дов первого и второго информационных входов коммутатора 155, выход генератора 157 нуля соединен с входами старших разрядов первого и второго информационных входов коммутатора 155, вход 46 выборки коммутатора 10 адреса соединен с прямым и инверсным входами коммутатора 155, выход которого соединен с информационным входом блока 156 магистральных элементов. Коммутатор 11 информации (фиг. 9) содержит мультиплексор 158, блок 159 магистральных элементов и коммутатор 160. Первый 56, второй 57 и третий 55 информационные входы коммутатора 11 информации соединены соответственно с первым, вторым и третьим информационнь1м входами мультиплек сора 158. Первый разряд первого трех разрядного управляющего входа 42.12 коммутатора 11 информации соединен с первым управляющим входом мультиплексора 158, выход которого соединен с информационным входом блока 1 магистральных элементов, выход кото рого является вькодом коммутатора 1 информации. Второй разряд первого трехразрядного управляющего входа 42.12 коммутатора 11 информации соединен с первым информационным входом коммутатора 160, выход котор го подключен к второму управляющему входу мультиплексора 158. Третий разряд первого трехраярядного управ ляющего входа 42.12 коммутатора 11 информации соединен с прямым и инверсным управляющими входами коммутатора 160. Второй управляющий 1 128 вход 42.13 коммутатора 11 информации соединен с управляющим входом блока 159 магистральных элементов, а третий управляющий вход коммутатора 11 информации соединен с вторым информационным входом коммутатора 160. Рассмотрим назначение блоков и элементов данного микропрограммного устройства для управления .и обмена данными. ПЗБ 1 предназначен для хранения кодов операций команд, адресов и констант. ОЗБ 2 предназначен для хранения данных, констрант, адресов и команд при тестировании. БМУ 4 предназначен для хранения и выдачи микрокоманд по управлению внешними устройствами, например, операционными блоками, при выдаче внешних микроопераций на выход 35 устройства, а также для управления самим микропрограммным устройством в различных режимах функционирования (вьщача микроопераций на выход 36 устройства, группы 40-42 выходов БМУ 4). Блок 5 прерываний предназначен для организации выхода на прерывание путем выдачи фиксированного адреса для выборки микропрограммы в зависимости от поступившего запроса на прерывание и кода маски, осуществляющего маскирование определенных разрядов кода прерываний. БУО 6 служит для управления обменом данными в различных режимах функционирования устройства. Блок 7 синхронизации предназначен для синхронизации работы устройства. Коммутатор 9 команд предназначен для управления прохождением адресов с выходов счетчика 12 команд и счетчика 13 адреса на шину 22 адреса при выборке информации из ПЗБ 1 и ОЗБ 2 или записи информации в ОЗБ 2 в зависимости от режима работы устройства, а также при запоминании адресов в буферном регистре 17. Коммутатор 10 адреса предназначен для передачи фиксированного адреса на шину 22 адреса для чтения (записи) нового (старого) слова состояния программы при прерывании или чтения команд по фиксированным адресам при обмене информацией с центральным устройством.

29

Коммутатор 11 информации предназначен для управления прохождением информации на шину 21 данных с выхода 55 буферного регистра 17, с центральной шины 23 данных в зависимости от управляющих сигналов или с выходов 56 и 57 блоков 18 и 19 магистральных элементов.

Счетчик 12 команд предназначен для задания кода адреса при вь1борке информации из ПЗБ 1 и организации последовательного хода программы.

Счетчик 13 адреса предназначен для формирования кода адреса при выборке информации из ОЗБ 2 и модификации этого адреса увеличениемего на единицу при необходимости.

Счетчик 14 выборки предназначен для формирования кода адреса при выборке информации из ЦОЗБ 3 и модификации этого адреса увеличением его на единицу при необходимости.

Счетчик 15 циклов предназначен для управления выборкой информации из ЦОЗБ 3, т.е. организует обмен заданным числом слов.

Регистр 16 выдачи предназначен для хранения информации при вьщаче ее центральному устройству.

Буферный регистр 17 предназначен 1для временного хранения кода старого слова состояния программы при обработке прерывания, а также для хранения информации счетчика 13 адреса при приеме информации от центрального устройства.

Первый 18 и вчорой 19 блоки магистральных элементов предназначены для осуществления подключения выход регистра 16 вьщачи к центральной шине 23 данных.

Третий блок 20 магистральных элементов предназначен для подключения счетчика 14 выборки к центральной шине 24 адреса.

Вход 25 пуска предназначен для подачи сигнала, осуществляющего начало работы (включение) данного устройства.

Вход 26 предназначен для поступления кода, определяющего направление обйена с центральным устройство и адрес для чтения (записи) информации из ОЗБ 2,.

Вход 27 логических условий преднзначен для постуштения логических условий, например, от операционного блока процессора, а. также управляю9601 0

щих сигналов по организации работы устройства.

Вход 28 адреса предназначен для поступления кода адреса ЦОЗБ 3 от 5 центрального устройства, например от операционного блока центрального процессора.

Вход 29 предназначен для поступления требований прерываний и запро0 са (вход 30) на обмен информацией с центральным устройством.

Входы 31 и 32 предназначены для поступления сигналов признака обращения и записи в ЦОЗБ 3 соответственно,

5 Выход 35 предназначен для вьщачи сигналов микроопераций для управления внешними устройствами, например, операционным блоком.

Выход 36 предназначен для переда0 чи сигнала конца обмена информацией с центральным устройством.

Выход 37 предназначен для передачи сигнала на разрешение обмена информацией с центральным устройством.

5 Выход 38 предназначен для передачи сигнала требования непосредствен.ного доступа к ЦОЗБ 3.

Рассмотрим функциональное назначение элементов и работу БМУ 4 (фиг.2),

0 Блок 64 памяти микрокоманд предназначен для хра,нения микропрограмм.

Регистр 65 адреса предназначен для записи кода адреса, по которому осуществляется выборка микрокоманды

5 из блока 64 памяти.

I Регистр 66 микроопераций предназначен для хранения операционной части микрокоманды, считанной из блока 64 памяти.

0, Коммутатор 67 адреса предназначен для коммутации кода операции (начального адреса микро трограммы) и кода адреса очередной микрокоманды в процессе выполнения микропро5 граммы.

.Первый коммутатор 68 предназначен для формирования микрооперации обращения к ПЗБ 1 в зависимости от управляющих сигналов с входов 103.2

0 и 103.3 и сигналов с выходов 102,1 и 102.2 группы 102 выходов регистра 66.

Второй коммутатор 69 предназначен для формирования микрооперации обра5 щения к ОЗБ 2 в зависимости от управляюпщх сигналов на входах .4 и 103.5 и сигналов с выходов 102„1 и 102.2. 311129 Мультиплексор 70 логических условий предназначен для формирования значения модифицируемого разряда адреса очередной микрокоманды, поступающего с выхода 96 блока 64 памяти и реализации логической функции Z Yoa+y b -t-y Ь2+... +УкЬк, где Z сигнал мультиплексо выходно: ра 70; код с выхода 95 блока 64 памяти, разрешаюп й прохожде ние адресного разряда ч с вы хода 96 блока 64 памяти на выход мультиплексора 70 без изменений; коды с выхода 95 блока памяти микрокоманд, предопре деляющие прохождение на выхо мультиплексора 70 одного из сигналов логических условий Ъ (,..., входа 27 и 59 БМУ 4. Первый элемент И-НЕ 86 предназначен для формирования микрооперации конца работы предлагаемого устройстза при поступлении сигналов с входов 103,1, 102.3 и 48.4 блока 4 микропрограммного управления. Второй элемент И-НЕ 85 предназначен для формирования микрооперации разрешения записи кода адреса микрокоманды в регистр 65 адреса. Первый элемент И 84 формирует си нал управления записью информации в регистр 65 адреса. Второй элемент И 77 формирует мик рооперацию управления записью инфор мации в буферный регистр 17 с прихо дом на вход 48.1 БМУ 4 тактового рмпульса f-i.Третий элемент И 83 формирует микро,операцию управления записью информации в регистр 16 вьщачи с пр ходом на вход 48.1 БМУ 4 тактового . импульса f. Четвертый элемент И 71 формирует микрооперацию признака записи перво го полуслова в ЦОЗБ 3 с приходом на вход 48.3 БМУ 4 тактового импульса tj. Пятый элемент И 72 предназначен для формирования микрооперации признака записи второго полуслова в ЦОЗБ 3 с приходом на вход 48.3 БМУ 4 тактового импульса fj. Шестой элемент И 78 формирует микрооперацию записи в ОЗБ 2 с при1ходом на вход 48.3 БМУ 4 тактового импульса . Седьмойэлемент И 79 формирует микрооперацию управления записью счетчика 12 команд с приходом на вход 48.4 БМУ 4 тактового импульВосьмой элемент И 80 формирует микрооперацию продвижения содержимого счетчика 12 команд с приходом на вход 48.4 БМУ 4 тактового импульса f и единичного сигнала с выхода элемента ИЛИ-НЕ 87. Девятый элемент И 81 формирует микрооперацию управления записью информации счетчика 13 адреса с приходом на вход 48.4 БМУ 4 тактового импульса V . Десятый элемент И 82 формирует микрооперацию продвижения содержимого счетчика 13 адреса с приходом на вход 48.4 БМУ 4 тактового импульса t . Одиннадцатый элемент И 73 формирует микрооперацию продвижения содержимого счетчика 14 выборки с приходом на вход 48.4 БМУ 4 тактового импульса Т4. Двенадцатый элемент И 74 формирует микрооперацию записи в счетчик 14 выборки с приходом на вход 48.4 БМУ 4 тактового импульса 4 и сигнала на вход 102.5 группы 102 выходов регистра 66. Тринадцатый элемент И 75 формирует микрооперацию продвижения содержимого счетчика 15 циклов с приходом на вход 48.4 БМУ 4 тактового импульса t и сигнала на вход 102.6 группы 102 выходов. Четырнадцатый элемент И 76 формирует микрооперацию управления записью счетчика 15 циклов с приходом на вход 48.4 БМУ 4 тактового импульса 4 и сигнала на вход 102.7 группы 102 выходов. Элемент 1-ШИ-НЕ 8/ предназначен для формирования микрооперации блокировки продвижения счетчика 12 команд. Элемент НЕ 88 формирует микрооперацию, запрещающую выдачу двух разрядов фиксированного адреса из блока 5 прерываний при выработке микроопераций Конец команды в конце последней микрокоманды микропрограммы, после которой происходит прерьгеание для формирования единственного фик33сироваиного адреса ПЗБ 1, хранящего код операции микропрограммы выхода на прерывание, БМУ 4 работает следующим образом Начинается работа с приходом кода операции (начального адреса микро программы) на вход 58 БМУ 4, а такды 48.1-48.1 БМУ 4 соответственно. В исходном состоянии триггеры БНУ 4 находятся в нулевом состоянии за исключением триггеров регистра 66 микроопераций, обеспечивающих формирование сигналов Конец команды на выходе 99.2, обращение к ПЗБ 1 на выходе 102.2J разрешение выдачи кода счетчика 12 команд на выходе 100.4. С пртте:одом тактового импульса на вход 48,2 БМУ 4 происходит запись начального адреса микpoпpoгpaм IЫ в регистр 65.адреса, поступившего с входа 58 БМУ 4 через коммутатор 67 адреса. Разрешающим сигналом для прохождения тактового импульса Т2 через зле.мент И 84 является единич- ньш сигнал с выхода элемента И-НЕ 85 которЕлй фррмируется при поступлении на входы 54 БМУ 4 и 102.8 соответственно единичного или нулевого сигнапоз. Таким образом, происходит выбор ка из блока 64 памяти и запись в регистр 66 микроопераций операционной части первой микрокоманды. С выходов регистра 66 микроопераций поступают сигналы, предназначенные для управления операционными устройCTBaNra, например операционным блоком (выход 35 БМУ 4)5 а также для управле ния работой данного микропрограммного устройства, для управления и обмена данными (выход 36, первая 40, вторая 41, третья 42 группы выходов БМУ 4). При выполнении микpoпpoгpa мы во всех циклах, вплоть до последнего, признак Конец команды будет отсутствовать и адрес очередной микрокоманды будет полностью определяться информацией кода логических условий с выхода 95 блока 64 памяти, выхода 96 модифицируемого разряда адреса и выхода 97 немодифицируемых разрядов адреса блока 64 памяти, а также логическими условиями, поступающими на вход 27 4. При поступлении последней микрокоманды ьеткропрограммы подается микр 01 операция Конец команды на выход 99.2 БМУ 4, которая разрешает поступление кода операции очередной команды программы на вход регистра 65 через коммутатор 67 адреса БМУ 4. Адресная часть считанной из блока 64 памяти микрокоманды с выходов 96 и 97 поступает соответственно на мультиплексор 70 и коммутатор 67 адреса. Если очередная микрокоманда является микрокомандой линейной последовательности, то модификация модифицируемого разряда адреса кодом логических условий на мультиплексоре 70 не происходит и непромодифицированнь5й разряд (выход 96 блока 64 памяти) адреса с выхода мультиплексора 70 совместно с немодифицируемыми разрядами (выход 97 блока 64 памяти) образует код адреса микрокоманды, который, пройдя через коммутатор 67 адреса, поступает на информационный вход регистра 65 адреса, В след тощем цикле работы БМУ 4 с приходом тактовых импульсов Cj и f происходит выборка очередной микрокоманды из блока 64 памяти и запись ее операционной части в регистр 66 микроопераций. Если очередная микрокоманда является микрокомандой ветвления, то при выполнении проверяемого логического условия происходит модификация модифицируемого разряда мз льтиплексором 70. Промодифицированиый разряд адреса с. вьЕхода мультиплексора 70 поступает в младший разряд информационного входа ком1 татора 67 адреса и изменяет его значение при наличии соответствующего логического условия . Рассмотрим функциональное назначение элементов блока 5 прерывания (фиг. 3). Регистр 104 прерывания предназначен для хранения кода прерывания. Регистр 105 маски предназначен для хранения кода маски. Регистр 106 фиксированного адреса предназначен для хранения фиксивованого адреса, образуемого в зависиости от источника требующего прерыания и кода маски. Он храниу коды сточников прерывания, приведенные табл. 1.

351129601

«

Т а б л и ц а 1

О 1

36

На выходе 125 регистра 106 форми

О О

О

о Наличие прерывания 1 в разряде О означает наличие прерывания от 0-го источника; 1 в i-м (,3) разряде соответствует требованию прерывания от 3-го (2-го, 1-го) источника разрешенного соответствующим разрядом регистра маски, т.е. 1 i-ro разряда 1 i-ro оазряда i-разряда. Первый коммутатор 108 предназначен для управления записью кода прерьшания в регистр 104 прерываний. Второй коммутатор 109 предназначен для управления записью кода маски в регистр 105 маски. Второй И 111 и третий 112 элементы И предназначены для осуществления управления сбросом источников прерываний после выхода их на обслуживание . Дешифратор 107 осуществляет преоб разованне кода запроса, от которого поступило требование на прерывание, в сигналы для его исключения. Четвертый 113 и пятый 114 элементы И предназначены для выдачи сигналов, представляющих два разряда фиксирсзанного адреса всегда, кроме момента вьфаботки микрооперации конца команды и конце микропрограммы, после которой происходит прерывание программы (i этом случае вьфабатыва ется фиксированный адрес 100 на выходах 128, 129 и 130 соответствен- но) „ Рассмотрим назначение элементов БУО 6 (фиг« 4). Регистр 132 представляет собой двухразрядный регистр и предназначен для управления комгчутатором 9 команд и коммутатором 10 адреса, блоком 5 прерываний, счетчиком 12 команд через БМУ 4 и триггером 133 разрешения в различных режимах функционирования устройства. Первый 136 и второй 135 элементы И совместно с элементом ИЛИ 141 предназначены для формирования сигна лов, обеспечивающих запись информации в регистр 132 о Первый 140 и второй 139 элементы Н-НЕ предназначены для управления триггером 134 запрета. Третий 137 и четвертый 138 элемен ты И-НЕ предназначены для управления триггером 133 разрешения. Триггер 133 разрешения предназначен для формирования сигнала разре0138шения обмена информацией (разрешение выдачи информации на группу 34 входов устройства в режиме, когда обмен инициируется внешним устройством подачей сигнала на вход 30). Рассмотрим функциональное назначение элементов коммутатора 8 управляющих сигналов (фиг. 6). Первый магистральный элемент 145 предназначен для выдачи сигнала обращения к ЦОЗБ 3 от БМУ 4 на первую шину 149. Второй магистральный элемент 146 предназначен для выдачи сигнала признака записи первого полуслова в ЦОЗБ 3 на вторую шину 150, Третий магистральный элемент 147 предназначен для выдачи сигнала признака записи второго полуслова в ЦОЗБ 3 на третью шину 151. Рассмотрим функциональное назначе ние элементов блока 7 синхронизации (фиг. 5). Генератор 143 предназначен для формирования четырех последовательностей тактовых импульсов , сдвинутых один относительно другого на выходах 48.1-48.4 блока 7 синхронизации соответственно. Триггер 144 предназначен для формирования сигнала запуска генератора 143. Назначение элементов коммутатора 9 команд (фиг. 7) заключается в следующем. Коммутатор 152 предназначен для коммутации кодов счетчика 12 команд и счетчика 13 адреса в зависимости от управляющего сигнала на входе 42.3 коммутатора 9 команд. Блок 153 магистральных элементов предназначен для развязки выхода ; коммутатора 152 от выхода ко:ммутатора 155 (фиг. 8). Элемент НЕ 154 формирует сигнал блокировки выдачи информации с выхода коммутатора 9 команд. Рассмотрим назначение элементов коммутатора 10 адреса (фиг. 8), Коммутатор 155 предназначен для коммутации кодов, поступающих с вхоа 26 признака направления обменом устройства и с выхода 44 кода фиксированных адресов блока 5 прерываний. Назначение блока 156 магистральных элементов аналогично назч1ачению блока 153 магистральных элементов коммутатора 9 команд. 39 1 Генератор 157 нуля предназначен для вьфаботки постоянного нулевого уровня сигнала с последующим дополнением им старших разрядов фиксированных адресов, поступающих с входов 26 и 44 коммутатора 10 адреса. Рассмотрим назначение элементов коммутатора 11 информации (фиг. 9). Мультиплексор 158 предназначен для коммутации кода, поступающего с буферного регистра 17 (вход 55 ком мутатора 11), кода первого полуслова (вход 56 коммутатора 11) и кода второго полуслова (вход 57 коммутатора) и реализует логическую функцию UJ х t/ Ч -f-x Ч / fif V f 158 42.12 «0 55- 42.12 ISO 5i 42.12 160V выходной код мультиплекгде Ч, сора 158; код буферного регистра 17 код первого полуслова; код второго полуслова; первый разряд управляющег сигнала, поступакицего на вход 42.12; выходной сигнал коммутато ра 160, который равен зна чению сигнала второго раз ряда входа 42.12 при нуле вом значении сигнала на третьем разряде входа 42,12 и значению сигна ла на входе 63 коммутатора 11 при единичном значе нии сигнала на третьем разряде входа 42;12. Блок 159 магистральных элементов предназначен для вьщачи выходного ко да мультиплексора 158 в шину 21 данных. Микропрограммное устройство для управления и обмена данными функционирует в четырех режимах: выполнение основной программы; обработка медленных прерываний; обработка быстрых прерываний; режим непосредственного доступа, В режиме выполнения основной программы микропрограммное устройство для управления и обмена данными осуществляет управление операционным устройством (операционным блоком) сигналами внешних микроопераций, выдаваемых на выход 35 устройства. По ходу выполнения программы могут происходить прерывания и обмены данны1ми с центральным операционным блоком,, а также запись данных в ОЗБ 2 от своего операционного блока с входавыхода 33 через шину 21 данньгх, и осуществляться непосредственный доступ к данным ЦОЗБ 3, ОЗБ 2 и ПЗБ 1 в режиме непосредственного доступа. В исходном состоянии все счетчики, триггеры и регистры устройства находятся в исходном (нулевом) состоянии. Исключение составляют триггеры регистра 66 микроопераций ЕМУ 4, находящиеся в единичном состоянии и обеспечивающие формирование сигналов Конец команды на выходе 99,2, обращение к ПЗБ 1 на выходе 102,2, разрешение выдачи кода счетчика 12 команд на выходе 100.4 (фиг. 2). Работа устройства начинается после подачи на вход 25 устройства сигнала Пуск. Сигнал Пуск, поступая на первый вход блока 7 синхронизации и устанавливая триггер 144 (фиг. 5) в единичное состояние, включает генератор 143 синхроимпульсов, которьм начинает формировать четыре серии тактовых импульсов t,-С, сдвинутых один относительно другого. Нулевой код счетчика 12 команд, пройдя через коммутатор 9 команд (фиг. 7) и шину 22- адреса, по сигналу разрешения вьщачи кода счетчика с выхода 42.3 БМУ 4 и по нулевому сигналу с выхода 47 БУС 6 (регистр 132 находится в нулевом состоянии) поступает на ПЗБ 1. Нулевой код счетчика 12 команд соответствует выборке нулевой ячейки ПЗБ 1, в которой находится код операции первой команды программы, которьй считывается из ПЗБ 1 по сигналу обращения к ПЗБ 1 программы, который считывается из ПЗБ 1 по сигналу обращения к ПЗБ 1 на выходе 42.8 БМУ 4 и поступает в шину 21 данных. Код операции первой команды программы с выкода шины 21 данньос поступает на вход 58 БМУ 4. Сигналы, поступающие с выхода 36 и трех групп 40-42 выходов БМУ 4, используются для управления работой данного устройства. Сигналы выдаются БМУ 4 в соответствии с алгоритмом исполняемых устройством команд, при этом по четвертом/ тактовому импульсу 4 блок БМУ 4 вь1дает сигнал микрооперации с выходов 42,6, который разрешает увеличение счетчика 12 команд на единицу. Тем самым формируется адрес ячейки ИЗБ 15 в которой хранится код операции очередной команды и который по окончании микропрограммы предыдущей команды поступает на вход 58 ЕМУ 4. При этом микропрограмм le устройство продолжает функционировать аналогичным образом. При выдаче последней микрокоманды программы выдается микрооперация конца работы с выхода 42 о 1 ВМУ 4 на второрЧ вход блока 7 синхронизации. Триггер 144 блока 7 (фиг. 5) переходит в нулевое состояние, и устройство прекращает работу в режиме функционирования. В режиме медленных прерываний во время выполнения режима основной работь могут поступать требования прерывания хода основной пpoгpaм я.I по входу 2. Выход на выполнение под программь; обработки прерывания с помощью описываемого режима осуществляется в :онце выполнения очередной команды. Режим выхода на подпрограмму обработки прерывания осуществляется микропрограммою за пять циклов рабо ,тъ устройства. Одному циклу работы устройст}; соответствует период работы блока 7 синхронизации, выдающе го серию и.з четырех тактовых импуль сов У. -L: ., cruiHHyTbK один относитеп Н.О другопт. Все прсрьвания данного режима фуикциони;)ования устройства разделе ны на четыре источника: О, 1, О, 1 ii-j Запрось на прерывания по ;:тупаюг с входа. 29 требований преры ваний н обмена устройства и записываются асинхронпо в регистр 104 пре рываний блока 5 прерываний (фиг. 3) Регистр 105 маски имеет три разряда для наскирования требований на пре- рывапия от источников I, 2 и 3 №-1кропрограмма выхода на прерыва ние по нулевому и по первому - трет ему источникам с учетом разращения от 105 маски выполняется с.чедлтощим образом, В сЬот1зетствии с требованиями пр рываний, зафиксированньк в регистре 104 прерываний (фиг 3), поступающих на его асинхронные S-входы установки в единицы с входа 29 требований прерываний и обмена устройства и в соответствии с состоянием регистра 105 маски на выходе элемента И-НЕ 120 вырабатывается сигнал наличия прерывания, а на выходах элементов И-НЕ 118 и 119 вырабатывается код номера источника прерывания. Элемент НЕ 121, элемент И 110 и элементы И-НЕ 115-120 составляют приоритетный шифратор, который с учетом приоритета разрешенного требования прерывания (старщий .приоритет имеет источник с меньшим номером) на выхода.х элементов И-НЕ 118 и 119 вырабатывает код номера источника прерывания (при наличии разрешенного требования прерывания на выходе элемента ИНЕ 120 всегда вырабатывается сигнал). В конце каждого такта f втором синхровходе 48.4 блока 5 пр.ерывания указанный код записьтается в регистр 106 фиксированного адреса, при этом на выходе 128 регистра 106 фиксированного адреса появляется сигнал, который через 43 наличия прерывания поступает на второй управляющий вход БУО 6 (фиг. 4). .Перед последним циклом исполнения предыдущей команды (команды, которая в настоящий момент исполняется) на выходе 92 признака конца команды 64 памяти ЕМУ 4 вырабатывается сигнал, по которому срабатывает элемент И 136 БУО 6 и сигнал с его выхода через элемент ИЛИ 141 поступает на второй вход регистра 132 управления (при этом подразумевается, что сигнал требования обмена на входе 30 требования обмена входа 29 требований прерываний и обменов отсутствует, в противном случае сигналы поступают на оба входа регистра 132 управления и сперва вьтолняется один из режимов обмена, имеющих более старший приоритет)„ По окончании сигнала Т с выхода 48.4 блока 7 синхронизации устройство переходит к выполнению последнего цикла предыдущей команды, в котором помимо сигналов, требующихся по соответствующеьгу алгоритму вьшолнения данной команды, а также сигналов Конец команды на выходе 99.2 в БМУ 4, разрешения выдачи кода счетчика 12 команд на выходе 42,3 БМУ 4 и обращения ИЗБ 1 на выходе 42.8 БМУ 4, присущих последнему циклу выполнения любой команды, необходимых для выборки очередного командного слова, вырабатывается так431же единичный сигнал на выходе А7 бло ка 6 управления обменом. Таким образом, в конце выполнения предыдущей команды единичный сигнал с выхода 47 БУО 6 блокирует (через элемент НЕ 154 коммутатора 9) вы дачу адреса очередной команды с выхо да счетчика 12 команд через коммутатор 9 команд на шину 22 адреса и разрешает вьщачу фиксированного адреса с выхода 44 блока 5 прерываний (фиг. 3) через коммутатор 10 адреса. В этом цикле при любом коде номера источника фиксированный адрес будет иметь значение 0...01000. В самом младшем разряде данного фиксированного адреса прерывания, определяемого сигналом признака записи в рЗБ 2 с выхода 98.6 БМУ 4 (вход 131о2 блока 5) - нуль, два следующих по старшинству разряда, определяемые состоянием выходов элементов И 113 и 114 (фиг. 3), нулевые, так как элементы И 113 и 114 закрыты отсутст вием сигнала на входе 131.1 блока 5 прерываний (на входе элемента НЕ 88 БМУ 4 присутствует сигнал Конец команды), в следующем по старшинству разряде фиксированного адреса, определяемом единичным состоянием выхода 128 регистра 105 фиксированного адреса - единица, а во всех более старших разрядах фиксированного адреса, определяемых нулевым состоянием выхода генератора 157 нуля (фиго 8) - нули. Таким образом, при отсутствии сигнала ил выходе 46 БУО 6 и наличии сигнала на выходе 47 БУО 6 коммутатор 10 адреса (фиг. 8) выдает на шину 22 адреса адрес 0...01000, по которому 3 ПЗБ 1 записан код операции микропрограммы выхода на прерывание, который выбирается вместо кода операции очередной команды программы и в следукяцем цикле начинается исполнение не очередной команды программы, а микропрограг- мы выхода на подпрограмму обработки прерывания. По тактовому импульсу .t2 в регистр 65 адреса записывается начальньй адрес микропрограммы вькода на прерывание, а по У в регистр 66 - ее первая микрокоманда. Так как на входах 142.1 и 142.2 отсутствуют единичные сигналы, то по второму входу регистра 132 (фиг. 4) с приходом тактового импульса в регистре записьшается нулевой сиг144нал, т.е. на выходе 47 БУО 6 - нулевой сигнал, который разрешает прохождение информации с выхода счетчика 12 команд через коммутатор 9 команд. Кроме того, БМУ 4 по f формирует микрооперацию разрешения выдачи кода счетчика 12 команд,на выходе 42.3. Далее начинается первый цикл выполнения микропрограммы выхода на прерывание, начало которого определяется задним фронтом тактового импульса f., В первом цикле выполнения микропрограммы выхода на прерывание осуществляется запоминание содержимого счетчика 12 команд (с шины 22 адреса содержимое счетчика 12 команд подается на младшие разряды информационного входа буферного регистра 17), являющегося одной частью старого слова состояния программы (ССП), и содержимого регистра 105 маски с выхода 45 блока 5 прерываНИИ оно подается на старшие разряды информационного входа регистра 17), являющегося другой частью старого ССП, в буферный регистр 17. Старое ССП записывается в буферный регистр 17 с приходом на выход 42.11 микрооперации управления записью буферного регистра 17 по тактовому импульсу J, . В этом же цикле на выходе 89 блока 64 памяти БМУ 4 вырабатывается единичнь1Й сигнал (с записью начального адреса микропрограммы в регистр 65 адреса по заднему фронту тактового импульса 2) который через элемент ИЛИ 141 БУО 6 поступает на второй вход регистра 132. Первый цикл заканчивается по заданному фронту тактового импульса t формированием на выходе 47 БУО 6 единичного сигнала, а также микроопераций управления коммутатором 11 информации на выходах 42.12 и Д2.13 и микрооперации обращения ОЗБ 2 на выходе 42.10. Во втором цикле вьшолнения микропрограммы выхода на прерывание вырабатывается по тактовому импульсу f, микрооперация признака записи в ОЗБ 2 на выходе 42.9 БМУ 4. В ОЗБ 2 производится запись старого ССП по нечетному фиксированному адресу (нечетность определяется наличием микрооперации признака записи ОЗБ 2, на выходе 98.6 БМУ 4), при 45 П этом единичный сигнал с выхода 47 БУО 6 блокирует вьщачу содержимого счетчика 12 команд и разрешает выдачу фиксированного адреса с блока 5 прврываний через ком 4утатор 10 адреса Кроме того, при наличии сигналов на выходе 47 БУО 6 и на выходе 98.6 ЕМУ 4 (вход 131,2 блока 5 прерьгааний) вырабатывается сигнал на выхо,.де элемента И 111, который по окончании тактового импульса С запоминается в регистре 106 блока 5 прерываний, Б третьем цикле выполнения микропрограммы выхода на прерывание произ-15 на

водится выборка и установка нового ССП из ячейки ОЗБ 2 с четньм фиксированным адресом, для чего в этом цикле микрооперация признака записи 3 ОЗБ 2 на выходе 98.6 БМУ 4 отсутст ,е. отсутствует сигнал на вхо де 131,2 блока 5, участвующий в формировании младшего разряда фиксированного адреса. В третьем цикле единичный сигнал на вь)ходе 47 БУО 6 формируется аналогично тому, как он формировался во втором ij.iiKic. Этот сигнал обеспечивает подачу фиксированного адреса шкну 22 -адреса и соответственно на а;Т ;есный вход ОЗБ 2, на вход обра щения которого поступает микрооперация с въкоца 42,10 БМУ 4. Новое ССП рг- ячейки с четным фиксированным ri;inecoM 035 2 через 21 данньи .(Поступает на ииформадиолные входы счстчика 12 ко.чанд и регистра 105 маски,. На о-ответствующем выходе группы 41 выходов 4 (вход. 131.5 блока 5 прерываний) вырабатывается микрооперация, от которой по тактовому и iпyльcy tj новое состояние для регистра 105 маски заносится в него, а то микрооперации с выхода 42,7 БМУ 4 по импульсу ir заносит ся в счетчик 12 команд. В этом же цикле по сигналу с выхода 125 регист ра 106 по импульсу L.j элемент И 112 формирует сигнал, стробирующий дешифратор 107. На инверсном выходе деши фратора 107, соответствующем источнику прерывания,, попавшему на обработку, вьфабатывается нулевой сигнал который сб)асывает тот разряд регист ра. 104 прерывания, источник которого попал на обработку. Поэтому только в конца третьего цикла из регистра 104 буд(5т исключен источник према для исключения поворотного захвата уже попавшего на обработку источника прерывания,

В пятом цикле описываемой микро01рывания, по которому производится выход на подпрограмму обработки прерывания. Учитывая то, что сигнал признака конца команды на выходе 92 блока 64 памяти ЕМУ 4 вырабатывается до на-гала цикла, соответствующего концу команды, четвертый цикл данной микропрограммы не является концом вьшолнения данной микропрограммы, а является холостым, т.е. в четвертом цикле не вырабатывается ни одной микрооперации.- Задержка последнего цикла выполнения микропрограммы выхода прерывание на один цикл необходипрограммы вырабатываются микрооперации Конец команды на вькоде 99.2 регистра 66 БМУ 4, разрешения вьщачи содержимого счетчика 12 команд на выходе 42.3 БМУ 4 и обращения к ИЗБ 1 на вьЕходе 42.8 БМУ 4, по которым производится выборка из ПЗБ 1 первой команды подпрограммы обработки прерывания, действия устройства при выполнении которой соответствуют первому из описанных режимов, причем в конце подпрограммы происходит не останов устройства, а возврат к прерванной программе, ;Хпя этого по соответствующим командам восстанавливается старое ССП, т.е. из соответствующей ячейки ОЗБ 2, гщрес которой соответствует нечетному фиксированному адресу, выбирается старое ССП и заносится в счетчик 12 команд и регистр 105 маски. Распределение (Ьиксированных адресов ОЗБ 2 для запоминания старых ССП (используются для восстановления их при выходе из подпрограммы обработки прерьша - хранения новых ССП приведено в табл. 3, Т а б л и ц а 3 471 Продолжение табл. В режиме быстрых прерываний в процессе функционирования устройс ва возможно прерывание основной про граммы для приема или передачи инфо мации от других устройств, например от центрального процессора гли пери ферийных процессоров, с группы 34 входов-выходов устройства без обращения к подпрограмме обработки тако го прерывания. Реализация такого режима работы позволяет уменьвшть время решения задачи путем быстрой микропрограммной обработки требоваНИИ прерываний отдельных классов источников и сократить объемы памят программ за счет исключения подпрограмм обработки этих классов источников. Рассмотрим работу устройства при приеме информации с группы 34 входов-выходов. Запрос на обмен поступает с входа 29 требования прерываний и обменов по цепи входа 30 требования обмена на вход элемента И 135 БУО 6. Переход в данньй режим функциониров ния может быть осуществлен только в конце выполнения предьщущей коман ды программы, т.е. разрешающим сигналом является признак конца команды на входе 142.2 БУО 6, т.е. на вы ходе 92 блока 64 памяти ЕМУ 4 перед последним циклом выполнения предыдущей команды, при этом нулевое состояние триггера 134 запрета разрешает срабатывание элемента И 135. В результате сигнал требования обмена с входа 30 через элемент И 135 поступает на первый информационньй вход регистра 132, а через элемент ИЛИ 141 - на второй информационный вход регистра 132. Таким обра предьщущей команды на выходах 46 и 47 БУО 6 присутствуют единичные сигналы, которые запрещают выдачу 1 содержимого кода счетчика 12 команд через коммутатор 9 команд и разрешают передачу фиксированного адреса с входа 26 устройства. Режим приема информации осуществляется за несколько циклов работы устройства по специальной команде (микропрограммы), хранящейся в ПЗБ 1, по адресу, определяемому кодом на входе 25 устройства и нулями в остальных разрядах адреса, задаваемь -. ми с выхода генератора 157 нулей (фиг. 8). По тактовому импульсу f сигнал с вькода 46 регистра 132 через элемент И-НЕ 137 поступает на инверсный единичный вход триггера 133 разрешения и переводит его в единичное состояние. В результате БУО 6 с выхода 37 сигнализирует о возможности приема информации. С выхода коммутатора 10 адреса на шину 22 адреса поступает фиксированный адрес, определяющий адрес хранения в ПЗБ 1 команды приема информации от внешних устройства. По данному фиксированному адресу происходит выборка начального адреса специальной микропрограммы из ПЗБ 1 через шину 21 данных на вход 58 БМУ 4, так как в конце выполнения любой команды вырабатывается сигнал обращения к ПЗБ 1 для выборки очередной команды. Кроме того, в последнем цикле выполнения предыдущей команды вырабатьгоаются микрооперации, необходимые для работы по ее алгоритму, после этого происходит переход к выполнению микропрограммы реализации приема информации. Содержимое счетчика 12 команд в этом цикле не продвигается, так как сигнал с выхода 47 БУО 6, пройдя через элемент ИЛИ-НЕ 87 -в БМУ 4 (фиг, 2), запрещает срабатывание элемента И 80, и микрооперация на выходе 42.6 БМУ 4 отсутствует. В первом цикле работы устройства при вьтолнении микропрограммы обмена по приему информации происходит вьздача содержимого счетчика 13 адреса с выхода 53 через коммутатор У на шину 22 адреса и его запись в буферный регистр 17 по микрооперации управления записью с выхода 42.11 БМУ 4 для сохранения состояния прерванной программы. С одного из входов-выходов группы 34 входов-выходов поступает управляющее слово, определяющее признак записи информации (в ОЗБ 2 или в блок 5 прерываний) и адрес, по KOTOpoh4y необходимо осуществить запись -нформации. Данное управляющее слово (адрес и признак) через коммутатор 11 информации по соответствующим микрооперациям с выходов 42.12 и 42,13 БМУ 4 поступает на шину 21 данных, и адрес записывается в сч.етчик 13 адреса (поэтому во втором цикле выполнения данного режима этот адрес определяет адрес ОЗБ 2 или соответствующий регистр с группы 62 адресных входов блока 5 прерываний). Признак записи информации (единица или ноль старшего разряда управляющего слова) с шины 21 данных поступает на вход 59 БМУ 4 и определяет выбор очередной микрокоманды для осуществления либо записи информации в регистры 104, 10

блока 5 прерываний либо в ОЗБ 2, осушес вляя ветвление микропрограмMJJ; путем модификации ее адреса на пультршлексоре 70 в БМУ .4 по соответствующему коду логических условий 30 гера

с вькода 95 блока 64 памяти в БМУ 4 С целью исключения возможности повторного обслуживания поступившего запроса на прием информации формируется микрооперация на выходе 99,1 гругть 40 выходов БМУ 4 которая по тактовому импульсу устанавливает триггео 134 запрета БУО 6 в единичное состояние. В данном цикле рабо-ты микрооперации обращения к ПЗБ 1 и ОЗБ 2 не формируются. После выполнения первого цикла выполнения микропрограммы осуществляется переход X выполнению одной из микрокома чд второго цикла.

Во втором цикле работы устройств происходит запись информации либо в регистры 104, 105 блока 5 прерываний по одной икpoкoмaндe, либо в ОЗБ 2 - ло другой.

В случае записи информации в ре гистры блока 5 прерываний, например от центрального процессора в режиме отладки программ с шины 22 адреса на группу 62 адресных входов блока 5 прерываний (фиг, 3) выдается из счетчика 13 адреса код номера регистров (регистра 104 прерываний

ства. Кроме того, данный сигнал поступает на вход элемента Н-НЕ 138 БУО бис приходом такгового импульса Т4 происходит обнулепие три г

кращается подача информации внептним устройствам на группу 34 входов-выходов устройства.

При выполнении другой микрокоманды (в зависимости от микропрограммы) во втором цикле работы производится запись информации в ОЗБ 2, В этом случае содержимое

счетчика 13 адреса через комъг -татор 9 поступает на щину 22 адреса и с нее на адресный вход ОЗЕт 2. С выходов 42,9 и 42.10 БМУ 4 вьщаются микрооперации признака записи и обращения ОЗБ 2 соответственно. Информация с группы 34 входов-вьиодов устройства поступает на вход-выход ОЗБ 2 через коМ1угутатор 1 и итпу 21 анных. На выход 36, как и при выполнении

второго цикла, выдается микрооперация конца обмена и с приходом импульса Т триггер 133 разрешения БУО 6 устанавливается в нулевое состояние, после чего происходит прекращенне выдачи внешним устройствам информащш на группу 34 входов-вькодов устройства и снятие сигнала запроса с входа 29 устройства - устройи регистра 105 маски). Например, если необходимо записать информацию в регистр 104 прерываний, код адреса может иметь вид ...10, При необходимости записать информацию в регистр 105 маски код адреса может быть ... 01. Когда необходимо записать информацию в оба регистра код имеет вид ...11. С группы 34 входоввыходов устройства информация через коммутатор 11 подается на шину 21 данных и с нее на информационные входы регистра 104 прерываний и регистра 105 маски блока 5 прер11 ваний, при этом на группе 41 выходов БМУ 4 формируются соответствующие микрооперации записи в регистры 104 и 105, запись информации в которые производится по тактовому импульсу Г в зависимости от кодов на входе 62 блока 5 прерываний. На выход 36 устройства вьщается сигнал конца обмена для исключения требования обмена с входа 29 устрой133 разрешения, после чего пре51ство переходит в третий цикл работы в рассматриваемом режиме. В третьем цикле с выходов42 .1 2 и 42.13 БМУ 4 выдаются соответствуюш,ие микрооперации, по которым содержимое буферного регистра 17 (запомкекное состояние счетчика 13 адреса на время быстрого прерывания кода программы) передается через коммутатор 11 на шину 21 данных. По тактово му импульсу t4 выходе 42.5 формирует микрооперацию, по которой происходит восстановление счетчика адреса, после чего происходит переход к выполнению последнего; четвертого цикла .выполнения данного режима В четвертом цикле работы устроР ства формируются микрооперации Конец команды на выходе 99.2 группы 40 выходов ВМУ 4, продвижения со держимого счетчика 12 команд на выходе 42.6 БМУ 4 и обращения к ПЗБ 1 на выходе, 42.8 БМУ,4, по которым осуществляется передача содержимого счетчика 12 команд через коммутатор 9 на шину 22, адреса, выборка оч редного кода операции прерываний программы с выхода ПЗБ. 1 через шину 21 данных и занесение его в регистр 65 адреса БМУ 4. По микроопер ции Конец команды с приходом тактового импульса TT через элемент И-НЕ 140 осуществляется приведение в исходное (нулевое) состояни триггера 13А запрета. Далее микропрограммное устройс.тво для управления и обмена данньп 1и функционирует так же,как и в режиме выполнения основной программы. В рассматриваемом режиме обмена при вьщаче информации из данн.ого ус ройства в др-угие устройство работае следующим образом. Выход на режим выполнения команд передачи информации осуществляется аналогично выходу на вьтолнение команды приема информации. Однако код на входе 26 устройства идентифициру ет выборку кода операции вьфаботкой соответствующего фиксированного адреса, по которому в ПЗБ 1 хранится да ный код операции, определяющий начальный адрес микропрограммы переда информации. Выполнение команды передачи инфо

мации происходит за пять циклов, при этом выдача информации может производиться как из ОЗБ 2, так и из ПЗБ 1.

ции в регистр 16 вьдачи на вы::оде 42.2 ВМУ Д, в результате чего в регистр 16 выдачи происходит запись Первый цикл выполнения, команды выдачи информации осуществляется аналогично описанному при выполнении данного режима, при этом вьфабатываются следующие сигналы (микрооперации): сигнал на выходе 99.1 группы 40 выходов БМУ .4, по которому включается триггер 134 запрета, блокирующий восприятие повторного запроса требования обмена на протяжении всего выполнения данного режима (новое требование обмена с входа 30 восприни-мается только после выполнения данной команды); сигналы на выходах 46 и 47 БУО 6, которые разрешают выдачу содержимого счетчика 13 адреса через ком-мутатор 9 и шину 22 адреса на информационный вход буферного регистра 1 7 и запись информации в него по микрооперации на выходе 42.11 БМУ 4; микрооперации на выходах 42.12 и 42.13 ВМУ 4, по которым с соответствующего входа группы 3-4 входов-выходов устройства управляющее слово через коммутатор 11 передается на шину 21 данных; микрооперация управления записью информации в счетчик 13 адреса на выходе 42.5 БМУ 4 для записи адреса ячейки ОЗБ 2 и ПЗБ 1 в счетчик 13 адреса, поступающего с шины 21 данных; при этом кодом логического условия с выхода 95 блока 64 памяти ВМУ 4 (фиг. 2) производится анализ признака, указывающего на вид памяти - ОЗБ 2 11ли ПЗБ 1, откуда .считывается информал ия (данный признак находится в старшем разряде управляющего слова, поступающего на группу 34 входов-выходов устройства), и осуществляется в зависимости от признака модификация )сигналом с входа 59) адреса мультиплексором 70 БМУ 40 yкaзывaющeгo адрес микрокоманды для выполнения второго цикла данной микропрограммы. Во втором цикле выполнения данного режима, например при чтении заданной ячейки ПЗБ 1, производится выработка следующих управляющих сигналов: нулевой сигнал на выходе 47 БУО 6, который разрешает прохождение содержимого счетчика 13 адреса через коммутатор 9 на адресные входы ОЗБ 2 и ПЗБ 1; микрооперация обращения ПЗБ 1 на выходе 42.8 БМУ 4 и микрооперация управления записью информзинформаци:и искомой ячейк ; ПЗБ 1 ; микрооперация Конец обмена на вы ходе 36 устройства, ПС которой с пр ходом тактового импульса устанав ливается в исходное (нулевое) состо кие триггер 133 разрешения БУО 6 и на выходе 37 устройства снимается сигнал, по которому внешнее устройство прекращает подачу управляющего апова на группу 34 входов-выходов устройства. По сигналу Конец обмена с выхода 36 устройства исключается требование обмена, поступающее на вход 30 группы 29 входов уст ройства. Выполнение второго цикла во время чтения содержимого требуемой ячейки ОЗБ 2 отличается тем, что , вместо микрооперации обращения ПЗБ на выходе 42.8 ЕМУ 4 вырабатывается микрооперация обращения ОЗБ 2 на вы ходе 42.10 ЕМУ 4, по которой происходит выборка содержимого искомой ячейки ОЗБ 2. Затем происходит переход к выпол нению третьего цикла выполнения мик ропрограммы выдачи информации внешнему устройству. л1ля этого формируется микрооперация на выходе 42,1 А ЕМУ 4, по которой содержимое регист ра 16 через первьй блок 18 кагистральньж элементов и централ:гьную шину 23 данных поступает па группу 34 входов-выходов устройства. Далее происходит переход к выпол нению -{етпертого к пятого циклов да ной мк:кропрограм1- Ы. Четвертый и пятьй циклы вьтолняю ся аналогично выполкекню соо ветственно третьего и -тетвертого циклов микропрограммы приема информации от внешних устройств, , е , в четвертом цикле вырабатываются микрооперации на выходах 2.12 и БМУ 4, по которым содержимое буферното регист ра 17 через коммутатор 11, шину 2 данных поступает на информационный вход счетчика 13 адреса, в который оно (старое содержимое счетчика 13 адреса) записывается по ьжкрооперации на 42.. 5 БМУ 4. В пятом цикле произноднтс.я выр аботка микроопераций на выходе 99.2 группы 40 выходов БМУ 4, ка выходе 42.6 БМУ 4 и выходе -42,8 БМУ 4,, по которым переводится в исходное состояние триггер 134 запрета, выбирается очередная команда програм-1ь: из ПЗЕ 1 и осуществляется продвижение счетчика 12 команд на единицу. Далее происходит выполнение прерванной прсграммы. В режиме непосредственного доступа устройг,;-во переходит и.э режима выполнения основной пpoгpaм tt., когда по ходу выполнения основной программы происходит вь борка из ПЗБ 1 команды непосредственного доступа (НД). По команде НД устройство сигнализ фует внеигнему устройству - центр ал ьно1-гу- процессору на своем выходе 38 о том, что оно требует обмена данными в режиме непосредственного доступа между ДОЗЕ 3 и ОЗБ 2 или ПЗБ 1, причем непосредственный доступ к ПОЗЕ 3 возможен как при передаче данных из П035 3 в ОЗБ 2, так и при их передаче из ОЗЕ 2 и ПЗЕ в ПОЗБ выдач на выход 38 устройства сит-нала о требовании непосредственного доступа у ЦОЗБ 3 микропрогра -мное устройство для управления и обмен;. пере.кодит в режим ож;адания прихода .га логического условия с входа 27 устройства, который ра.зрешает собственно непосредственный .цосчуп Кома.чде .ПД в основной программе предшествуют следующие команды загрузки (настройки) счетчиков уст юйства выборки и записи данных в блоки памяп:; команда загрузки счетчика Uiвь;Гг-рки; команда загрузки «етчик.а 15 Ц1:к.поз; команда загрузки счетчика 13 адрес.а. о даньым командам может производдггься загрузкз счетчиков информацией как из ПЗБ 1, так и ОЗЕ 2. В табя. 4 и 5 показаны дик.чы выполiiei-1Ая ком.анд загрузки предлагаемого устройства из ПЗБ 1 и ОЗБ 2 соотретственно.

Наименование информации

Номера ячеек ПЗБ 1 ПЗБ 1

i + 1

КОП i + 2 Начальньй адрес ЦОЗБ 3

КОП 2

Код дополнения содержимого счетчика 15 до числа полуслоев обмена

КОП.

Начальный адрес ОЗБ 2 КОП.

Начальный ад- КОП-,

1 pec ЦОЗБ 3

2j + 1

Код дополнения КОП содержимого счетчика 15 циклов до числа обмениваемых полуслов

3

j 2

Начальньй ад- ViOU pec ОЗБ 2

j 3

4

Безразлично КОП для данной подпрограммы

ТаблицаД

Наименование команды КОП

Загрузка счетчика 14 выборки

Загрузка счетчика 15 циклов

Загрузка счетчика 13 адреса

Непосредственный

доступ

Таблица5

Загрузка счетчика 14 выборки

Загрузка счетчика 15 циклов

Загрузка счетчика 13 адреса

Непосредственный доступ Рассмотрим выполнение команды загрузки счетчика 1А выборки в соответствии с табл. 4. В конце выполнения предьщущей команды код операции команды загрузки счетчика 14 выборки поступает на регистр 65 адреса ЕМУ А (фиг. 2). По тактовому импульсу Б регистр 66 записывается первая мик рокоманда и начинаетсг первый цикл вьшолнения команды загрузки счетчика 1А выборки, в котором формируются следующие микрооперации: продвижения содержимого счетчика 12 команд на выходе 42,6 БМУ 4; разрешения вьщачи кода счетчика 12 .команд на выходе 42.3 БМУ 4; обращения к ПЗБ 1 на выходе 42.8 БМУ 4; управления записью информации счетчика 14 выборки на выходе 42.21 БМУ 4, по которой - производится запись информации, по ступившей на информационный вход счетчика 14 выборки. По данным микрооперациям счетчиком 12 команд формируется адрес ячей ки ПЗБ 1, в которой находится необходимая информация для загрузки счет чика 14 выборки, при этом информация /считанная из ПЗБ 1, через шину /1 данных поступает на информацион ый вход 14 выборки и запом1 нается в нем. Второй цикл выполнения данной команды является последним, поэтому в нем вырабатываются м жрооперации, присущие последнему циклу выполнения любой команды, обеспечиваюпще вьгборку очередного командного слова. Выполнение команд загрузки счетчика 15 циклов и счетчика 13 адреса происходит аналогично выполнен по команды загрузки счетчика 14 выборки по соответствующим да1я них микрооперациям на выходах БМУ 4, Рассмотрим выпольение команды загрузки счетчика 15 циклов информадией, хранящейся в ОЗБ 2, в соответствии с табл, 5. Выполнение данной команды аналогично выполнению командь загрузки счетчика 15 циклов информацией, хранящейся в ПЗБ 1, однако в первом цикле вырабатывается микро,операция обращения к ОЗБ 2 на вькоде 42,10 БМУ 4 вместо обращения к ПЗБ 1 на выходе 42.8 БМУ 4, Микрооперация на выходе 42,3 БМУ 4 обеспе- з во

чивает подачу ка вькод коммутатора 9 команд содержимого счетчика 13 адреса, а не счетчика 12 команд. Вместо 1

доступа от предлагаемого устройства. Адрес микрокоманды модифицируется и в регистр 65 адреса запи1;ывается 158 микрооперации 42.6 продвижения счетчика 12 команд БМУ 4 Е-.ырабатывает микрооперацию 42.4 продвижения счетчика 13 адреса. Аналогичным образом производится загрузка счетчика 14 выборки и счетчика 13 адреса . При реализации подпрограммы в соответствии с табл. 5 необходимо загрузку счетчика 13 адреса осуществлять только после загрузки счетчиков выборки 14 и циклов 1 5 . Таким образом, после загрузки счетчл ков выполняется команда непосредственного доступа. Команды НД MijryT быть следующего вида: ИД - передача данных из ПЗБ 1 в ПОЗБ 3; НД2 - передача данных из ОЗБ 2 в ЦОЗБ 3; НДЗ - передача данных из ЦОЗБ 3 в ОЗБ 2. Каждой команде НД соответствует определенная микрогфограмма, которая реализуется блоком микропрограммного управления. Рассмотрим выполнение команды НД2, осуществляющей передачу данных из ОЗБ 2 в ЦОЗБ 3. Формат слова данных ЦОЗБ 3 равен двум фс рматам слов ОЗВ 2, KOTopbie можно назвать полусловами, в ячейке ОЗБ 2 хранится одно полуслово. В ячейке ДОЗБ 3 находятся два полуслова формата данных ОЗБ 2. Код операции (начальный адрес микропрограммы НД2) записывается в регистр .65 адреса БМУ 4 (фиг. 2). С приходом на вход синхронизации регистра 66 микроопераций тактового импул7ьса t в регистр 66 записывается первая микрокоманда микропрограм- мы НЛ2, На выходе 101.6 регистра 66 формируется микрооперация требования непосредственного доступа, которая поступает на вькод 38 устройства. После этого устройство готсзво к передаче данных из ОЗБ 2 в 110315 3 . В регистр 65 адреса записывается адрес этой ж€: первой миJ plXKoмaнды, который счить Бается из блока 64 памяти.. В регистр 65 адреса записывается адрес первой микрокоманды до тех пор, пока с входа 27 устройства не поступит сиг1;ал логического условия, указывающий на то, что внешнее устройстпредоставляет ЦОЗБ 3 для прямого адрес следующей второй микрокоманды В результате записи второй микрокоманды в регистр 66 формируются следую1цие микрооперации, осуществляюш.ие передачу данных из ОЗБ 2 в ЦОЗБ 3: обращения к ОЗБ 2 на выходе 42.10 БМУ; управления записью информации в регистр 16 выдачи на выходе 47.2 БМУ 4; управления блоками магистрал ных элементов 18, 19 и 20 на выходах 42.14, 42.15 и 42.24 БМУ 4 соот ветственно; управления коммутатором 8 на выходе 42.18; микрооперация на первом выходе группы 102 выходов регистра 66 микроопераций БМУ 4; продвижения содержимого счет иков 1 14 и 15 на выходах 42.4, 42.20 и 42.22 Bf-ty 4 соответственно; микро операция на выходе 102.8 группы 102 выходов регистра 66 микроопераций; обращения к ЦОЗБ 3 на выходе 42.16 БМУ 4; поочередно микрооперации записи старшего и младшего полуслов в ЦОЗБ 3 на выходах 42.17 и 42.19 БМУ 4 соответственно. В результате поступления единичного сигнала на прямой вход элемента И-НЕ 85 и нулевого сигнала (выход 54 переполнения счетчика 15 цик лов находится в нулевом состоянии) на инверсный вход элемента И-НЕ 85 на выходе последнего формируется нулевой сигнал, который блокирует прохолсдение тактовых импульсов Гл 1через элемент И 84. Поэтому в регистр 65 не записывается адрес очередной микрокоманды. Адрес следующе микрокомаьды записывается в регистр 65 после окончания передачи данных по сигналу переполнения счет чика 15 циклов. Микрооперации, формируемые на группе 42 выходов, управляет запись полуслов из ОЗБ 2 в ЦОЗБ 3. Адресация ячеек ОЗБ 2 производится последовательным увеличением содержимого счетчика 13 адреса. Значение младше го разряда кода счетчика 13 адреса через коммутатор 9 и щину 22 (выход 63) поступает на вход 63 БМУ 4. Сигнал с входа 63 БМУ 4 поступает на прямой и инверсный входы элементов И 71 и 72 соответственно. Если в счетчике 13 адреса записан нечетный адрес ячейки (значение младшего разряда равно единице), то с приходом тактоногч) импульса tj на вход элемента И 72 на выходе 100.13 груп 1 160 пы 42 выходов БМУ 4 (выход 42.19) формируется единичный сигнал, поступающий через коммутатор 8 на выход 51 коммутатора. В результате полуслово из ячейки с нечетным адресом записывается по импульсу г в регистр 16 выдачи, а по тактовому импульсу через вход-вькод 39,2, в ЦОЗБ 3. Адрес ячейки ЦОЗБ 3 определяется счетчиком 14 выборки. Разрядность счетчика 14 выборки определена таким образом, что младший его разряд не поступает на адресный вход ЦОЗБ 3. Это позволяет сохранять адрее ячейки ЦОЗБ 3 в счетчике 14 выборки в течение двух циклов работы, т.е. записывать полуслова из ОЗБ 2 по одному адресу - четному или нечетному, в зависимости от того, какой был загружен первоначальный адрес в счетчик 14 выборки. Например, первоначальный адрес, записанный в счетчик 14, равен 00000. Увеличение содержимого счетчика не приводит к изменению адреса ячейки ЦОЗБ 3, так как код равен 00001. Цервый разряд равен 1, остальные четьфе разряда сохраняют значение О. Таким образом, по адресу 0000 записывается два полуслова. В последующем код счетчика 14 равен 00-010 и полуслова записываются в ячейку с адресом 0001. Продвижение содержимых счетчиков 13, 14 и 15 осуществляется последовательно J3 каждом цикле. За счет этого, данные считываются из ячеек ОЗБ 2 с четными и нечетными номерами и по сиг,налам с выходов 100.12 и 100.13 элементов И 71 и 72 БМУ 4 (выходы 42.17 и 42.19 БМУ 4) записываются последовательно в старшие и младшие части ячеек ЦОЗБ 3. В каждую ячейку ЦОЗБ 3 записываются два полуслова данных из четной и нечетной ячейки ОЗБ 2. После передачи данных (записи в ЦОЗБ 3) счетчиком 15 циклов вырабатывается сигнал переполнения, который поступает на вход 54 БМУ 4 и разблокирует прохождение тактовых импульсов tj lepes элемент И 84 на вход синхронизации регистра 65 адреса. В результате, в регистр 65 адреса записан адрес следующей- микрокоманды, микрооперации которой присущи концу выполнения любой команды, по которым происхоР.НТ выборка очередной команды проГраммы, т.е. производится выход из режима выполнения команды НД2. Передача данных из ПЗБ 1 в ЦОЗБ по команде НД1 осуществляется анало гично передаче данных из ОЗБ 2 3 ЦОЗБ 3, Адресация ячеек ПЗБ 1 осу ществляется счетчиком 13 адреса по такому же принципу, не в этом случа вместо микрооперации обращения к ОЗБ 2 на вькоде 42.10 БМУ 4 вырабатывается микрооперация обращения к ПЗБ 1 на выходе 42.8 БМУ 4. Передача данных на ЦОЗБ 3 в ОЗБ по команде НДЗ ос.уществляется анало гнчньгм образом, однако при этом микрооперации записи полуслов в ЦОЗБ 3 на выходах 42.17 и 42.19 БМУ 4 н-е вырабатываются; микроопера ции, открывающие группы 18 и 19 магистральных элементов, на выходах 42.14 и 42.15 БМУ 4 не вырабаты ваются; микрооперации на выходах 42.12 и 42.13 БМУ 4 вырабатываются таким образом, что на выход ко мутатора 11 информации производится г;еррдпча информации с выходов 39.1 к 39.2 ДОЗК 3 и, соответственно, с пькодо} центральной шины 23 данны }: зависимости от четности или нечет ност адреса ОЗБ 2, задаваемого выходом 63 младшего разряда шины 22 адреса. При этом при нечетном адресе ОЗБ 2 (единичное значение выхопа 63 млад:1 его разряда шины 22 адре са) на выход коммутатора 11 информа п.пт гКрсдается информация с его вхо 7г:1 5 (м-;адшее полуслово ЦОЗБ 3) , а при четном адреса ОЗБ 2 на выход ком1-1утатора 1 1 передается информация с его входа 56; микрооперация записи в ОЗБ 2 вырабатывается на вы /лоде Л 2.9 БМУ Д Работа центрального процессора с ЦОЗБ 3 осуществляется с помощью сигналов обращения (вход 31 блока 8 залис -: (вход 32 блока 8), адресов подаваемых по входу 28 адреса, и да яьтх 5 подавае1-Ф,1Х на центральную ши:н.у 23 данных через группу 34 входов выходов. Разрешению НД к ЦОЗБ 3 со стороны пентрального процессора, ко торое вьщается на один из входов группы 27 входов, предшествует пере вод входов 31, 32, 28 и группы 34 зходов-вькодов в пассивное, так называемое третье, состояние, при кот ром они не мешают осуществлению реж мов НД, Структура прслла :аемого устройства обеспечивает гибкуи организацию полной проверки работоспособности его узлов в отдельности и всего устройства в целом при выполнении ре/кима самопроверок. В режиме самопроверок устройство работает следующим образом. Программы проверки устройства на всех режимах и при выпс лнении всех команд системы команд, реализуемо на данном устройстве, должны занимать значительные объемы памяг-и ПЗБ 1 ,. сравнимые с объемами памяти для основной программы, а в некоторьт случаях и превосходящие jfx. Кроме того, часто требуется автономная проверка оборудования устройства без участия многих внешних устройств, задающ1- х все режимы работы устройства. Достоверная проверка всего объема ПЗБ 1 программы, как правило, может осуществляться только при выполнении самих этих программ, а это не всегда представляется возможньм. Для реализации проверки всего оборудования, в том числе полного оборудования ПЗБ 1, режимов зькода на быстрые прерывания программ (типа Обмен данными с приостанозом itpoграммы) и медленные оор гчные) прерывания в БМУ 4 введены коммугаторы 68 и 69, которые под управлением внешних си1 налов с входов 27 одни и те же сигналы обращения к памяти на выходах регистра 66 микроопераций интерпретируют как сигналы обращения ПЗБ 1 или ОЗБ 2. Это позволяет в ОЗБ 2 записьшать контролирующие програм;мы любого обмена, так как их пожно исполнять по частям и проверять устройство при работе на всех командах, входящих в систему . При этом к ПЗБ 1 может производиться обращеггие не за командами, а за AaHHbEvm .Таким образом обеспечивается проверка всего ПЗБ 1. J Реализация выхода на режимы прерывания, обмена и непосредственного доступа может осуществляться без выработки соотвегствующи : внешних сигналов требований прерывания, обмена и непосредственного доступа, а по программе, в теле которой записаны команды, адекватные данным режимагч. Для этого штатный выход на микропрограммы обработки быстрых лрерываь1ий с приостановом программы или на микропрограммы выхода на подпрограммы обработки медленных прерываний, или микропрограммы непосредственного доступа реализован не через вмешательство в адресацию блока 64 микропрограммной памяти, как в известных устройствах, а через адресацию ПЗБ с введением соответствующих команд в систему команд с использованием аппарата фиксированных адресов, необходимого для реализации запоминания старого и выборки нового ССП. Это позволяет также организовать про варку, например, режимов выхода на прерывание методом расширения проверяемого оборудования, т.е. пповеряется сначала ядро - сама микропрограмма выхода на прерывание, а затем включается в проверку и оборудование блока 5 прерывания. Кроме того, организация программной записи не только в регистр 105 маски, но и в регистр 104 прерываний позволяет при отключенных источниках вызывающих требования прерывания (и подключенных источниках, но нахо дящихся в пассивном режиме - выключенных) , производить проверку пра16вильности реакции устройства на требования прерывания. Правильность реакции на требования прерывания производится по следующему алгоритму: проверка без выхода на прерывания для всех возможных комбинаций сигналов на выходах регистров 104 и 105 (например, содержимое регистра 104 - нулевое, содержимое ре-гистра 105 - единицы во всех разрядах, или организация бегущей единицы, исключая разряд для нулевого источника, в регистре 104 и бегущего нуля для соответствующих разрядов регистра 105 маски); проверка правильности приоритетов при выходе на прерывания поочередно, начиная со старшего приоритета (содержимое регистра 104 равно 1111, содержимое регистра 105 - 111) до младшего (содержимое регистра 104 равно ОООГ, Таким образом, структура предлагаемого устройства, его блоки и связи обеспечивают возможность полной проверки его оборудования без включения в объемы ПЗБ програмтФ тестовых проверок, что дополнительно увеличивает надежность его работы.

29 3

CPus.3

41

-062

36

9fa

Dim

7J51

e

m.2

m.z

m.

s.

30

tz:

ff

3

(Риг.

71

;Рб/г.