Резервированное устройство Советский патент 1979 года по МПК H05K10/00 G06F11/00 

Изобретение огносится к области автоматики и вычислительной техники и мо жет быть использовано для построения резервированных систем. Известно.резервированное устройство, содержащее резервируемые блоки, подклю ченные к входам мажоритарного элемента и индикаторам отказов, выходы которых соединены через элементы ИЛИ с входами реверсивного счетчика, который через дешифратор и весовые датчики соединен с входами мажоритарного эЛеменга М. Недостаток устройства - наличие встроенных устройств контроля, функциональных блоков, причем сложность устройств контроля оказывается во многих случаях соизмеримой со сложностью функ циональньгх,блоков, а это существенно , сужает область применения этих резервированных устройств. Из известных резервированных устройств наиболее близким по технической сущности К данному изобретению являет ся резервированное устройство, содеркашее П резервируемых блоков, восстанавливающие блоки и элементы памяти 2. Недостаток устройства - сложность, состо5пцая в большом числе элементов в каждом канале (мажоритарный элемент, элемент неравнозначности, элемент задержки и др.) . Кроме того, для правильного функционирования устройства введены элементы задержки, выполнение которых на цифровых элементах существенно усложняет устройство, а выполнение на линейных элементах переводит резервированное устройство в класс цифроаналоговых, что затрудняет реализацию его в интегральном исполнении. Целью предлагаемого изобретения является упрощение устройства. Поставленная цель достигается тем, что устройство содержит элементы ЗАПРЕТ и ИЛИ, выходы каждого из резервируемых блоков подключены к входам (П-1) восстанавливающих блоков, выходы предыдущего и последующего восстанавливающих блоков, кроме последнего

3.6618784

( n-l)-ro, подключены соответственно ., а на входе 20-0. Перевод блока к первому и второму входам соогвё -памяти в исходное состояние (когда на ствуюшего предыдущего блока памяти,его.выходе сигнал О) осуществляется выход которого йодключен к третьемупо сигналу СБРОС, подаваемому на нулевходу последующего блока памяти и к $вой вход триггера 24. 1вх6ду соответствующего элемента ЗАП-На фиг. 3 приведена схема резервиРЁТ, второй вход которого подключен круемого устройства с четырьмя резервивыходу пбс ледующего восстанавливающегоруемыми блоками, получаемая из блокблока,- kpbWe последнего, а выходы эле схемы, приведенной на фиг. 1. ментов ЗАПРЕТ и вйход последнего ьос- ю Устройство работает следующим обра сганавливаюшего блока подключены к со-зом. ответствующим входам элемента ИЛИ.

На фиг. 1 приведена блок-схема резер- , .В исходном состоянии и при исправной вированного устройства, на фиг. 2 - схе-работе всех блоков 1-4 ( , А. ма блока памяти, на фиг. 3 - схема pea- Sсигналы на выходах всех блоков памяти лизации устройства с четырьмя резерви-11-13 (С , С2 , ..-, ц-з равны нуруе мы ми блоками.. Резервированное уст-лю. При значении выходных сигналов блоройство на фиг, 1 .содержит первый и вто-ков 1-4 ( Aj, /.,, ... А ) равном рой резервируемые блоки 1-2, (|1-1). навыходах восстанавливающих блои п -и резервируемые блоки 3-4, первый, 20ков 5-10 (В, Eg, ..., В.) появляют второй и третий восстанавливающие бло-ся сигналы 1, причем с выходов блоки 5-7; (п-З)-й, (ц-2)-й и {п-1)-йков 6-9 Bg, B,..., Вп-г), сигналы 1 .восстанавливающие блоки 8-10; первый,проходятчерез, элементы 14-17 (Д .второй и (,Н-3)-й блоки памяти 11-13, Дд запрещающие СИР- первый, и второй элементы ЗАПРЕТ 14-15 25налы с выходов :блоков памяти 11-13 Д|1.4)-й и 1п-3)-й элементы ЗАПРЕТ(С , С2 ,.., dn-) на элементы 14-17 16-17, элемент ИЛИ 18; первые, вторыеШ( i Дг Дп-р ® поступают, а с и третьи входы 19-21 блоков памяти.выхода блока 10 (В. /-непосредственБлок памяти на фиг. 2 содержит эле-но на входы элемента ИЛИ 18, а затем

мент НЕ-22, элемент И-23 и триггер 24.30на вход устройства.

В устройстве на фиг. 1 резервируемыеРабота устройства при отказах резе{ блоки 1,2,...,4, (AJ, А2, ...., А л ) .под-вируемых блоков 1-4 (предполагается,

кяйчёнУ К входам восстанавливающихчто отказы двух или,более блоков строго

блоков 5, 6 ... Ю (Bi, В, .... Bf,.j) , .одновременно не происходят происходит причем порог -го восстанавливающего 35 следующим образом..

блока Е (1 i.n -l) равен . Выходы1. На выходе Р блдков из i-4 (Р

предыдущего ипосле дующего восставав- -2),устанавливается постоянный сигливающих блоков 6 и 7 Ш и Bj+jd j нал, равный О (отказ типа ложный О ).

п-3) пбШкпйчвны к первому и второмуТ.к. по условию, по крайней мере два

входам 19 и 20 блока памяти 12 (Cj ),40блока из 1-4 исправны, при единичных

ёыЖйШтб бгЬпоДкЗточён к третьему вхо-выходных сигналах исправных блоков на

ду 21 блока памяти 13 (С j +1 и квыходах .по крайней мере двух восставходу элемента ЗАПРЕТ 15 (Д;), второйнавливающих блоков 5 и 6 (Bj )

вход которого подключен к выходу восста-.будут единичные сигналы, поступающие

навливбющего блока 7 Bj +l). К тре- 45(так как пороги этих блоков равны 1 и

тьему входу 21 блока памяти 11 (Cj )2 соответственно на первый и второй

подключен сигнал 1. Выходы элементоввходы 19 и 2О блока памяти 11 С ,

ЗАПРЕТ 14-17 Д., Д„ , такой комбинации значений сигналов

вместе с выходом восстанавливающегона входах блока памяти 11 С выходной

.блока 10 (Bvj-l) пoдключeffiiI к элемен- 50сигнал этого блока остается равным О,

ту ИЛИ 18.при нулевом входном сигнале на третьем

На фиг. 2 входы первый и третий 19входе 21 блока памяти 12 (С ) выходи 21 терез элемент НЕ 22- второйной сигнал его будет равен О, а слевход блока пШ ТбЖкгпбчеШ Гсигналы и всех посменту И 23, .выход которого подключен к 53педующих блоков памяти (Cj , ..., С.я)

единичному входу триггера 24. На выхо-будут равны 6. Таким образом, в слуде блока памяти фиксируется сигнал 1чае отказов блоков типа ложный О,

при наличии на входах 19 и 21 сигналоввыходные сигналы блоков памяти 11-13 iC| , Cg, П-Э остаютсяpaвинми О. При значении сигналов на исправных I И-р) блоков из 1-4, равном I сигналы появятся на выходах тех восстанавливающих блоков, пороги которых не превышают (.п-р), то есть на выходах блоков (D.J , р2 , .... Сип налы с , восстанавливаю 1шх блоков Ш2 .,., ) через соответствующие элементы ЗАПРЕТ из 14-17 i. Д2 . -. Дп-p + l), а при и с блока 10 (Бич) непосредственно и через элемент ИЛИ 18 поступают на выход устройства. Отказ (п-1 блоков типа ложный О приводит к отказу резервированного устройства. 2, На выходах сз блоков из 1-4 (с{,П-2) устанавливаются отказы типа ложная. Эти отказы регистрируются блоками памяти, причем блок памяти С j (из 11-13) выдает вь1ходной сигнал 1 тогда и только тогда, когда на его первый вход 19 поступает сигнал 1 с восстанавливающего блока Bi (из 5-1 о), одновременно на вход второй 2.0 поступает сигнал О с восстанавливающего блока В241(из 5-10 ) и на третий вход 21 - сигнала с предыдущего блока памяти С , Расммотренной ситуации соответствует отказ J резервируемых бло ков типа ложная 1 и значение выходных сигналов исправных блоков из 1-4) равное О. Появившийся на выходе одного из блоков памяти Cj сигнал далее не меняется при изменении сигналов на его входах. Например, при отказе ло$кная 1 одного-из блоков 1-4 (Aj, А2 , .-. А ( ) при нулевых выходах исправных блоков на выходе только одного восстанавливающего блока 5 появляется сигнал 1. При этом срабатывает блок памяти 11 и на его выходе появляется сигнал 1, который через элемент ЗАПРЕТ .14 отключает вьгход восстанавливающего,блока 6 от входа элемента ИЛИ 18 и, который, поступая на третий вход 21 блока памяти 12, подготавливает его к работе. Таким образом, при первом отказе в 1 какого-либо из блоков 1-4 ( I , А2-, ..., А ( ) к выходному элементу ИЛ.И 18. остаются подключенными через соответствующие элементы ЗАПРЕТ 15-17 восстанавливающие блоки 6-10 (В, В , .... Bfj.j). Следовательно, следующий отказ в 1 какого-либо из блоков 1-4 (AJ, А2, .... А) не вызовет появления ложного сигнала на выходе устройства, т.к. порог восстанавливающего блока 7 (Bj) равен 3, При отказе ложная 1 с блоков сраба- тывают блоки памяти С 0-2 , ., С f Гсз ,если q i П-З п-3, если О п- с -п-2Эги блоки с помощью элементов ЗАПРЕТ Д, Ц.2 Д t 14-17 отключают от входов элемента ИЛИ 18 выходы восстанавливающих блоков В , В ,...В + из 6-1О, и к элементу ИЛИ 18 останутся подключенными выходы восстанавливающих блоков В. t43 n-i При Q п-3 (или при О ) от трех (двух) оставшихся исправными блоков будут поступать на выход устройства через последовательно соединенные восстанавливающий блок элемент ИЛИ.. 18. . Г 3. Отказали К (р +С)п-2, блоков, где р - число блоков с отказом ложный О ad - число блоков с отказом ложная 1. В этом случае срабатывают те из блоков памяти 11-13 (С , С2 , ...., Cq), ..., /, которые с помощью элементов ЗАПРЁТ 14-17 (Д, Д2, .... Д ) отключают от входов элемента ИЛИ 18 выходы соответствующих восстанавливающих блоков В, Bg , ..., Bq + j из 6-10. Так как К п-2, то остается хотя бы два исправных блока из 1-4, которые через восстанавливающий блок а+2 элемент ЗАПРЕТ р4.(или только через блок Ю (В.), если q, п-3), подключаются к исоду элемента ИЛИ 18, т.к. п блоков с отказами ложная 1 уменьшают на число q порог воссганавли- вакядего блока Вд+2Технико-экономический эффект от применения данного изобретения состоит в упрощении резервированного устройства и возможности Построения его интегральной схемы благодаря отсутствию элементов 31адержки. Формула изобретения 1. Резервированное устройство, содер ащее II резервируемых блоков, восстанавпиваюшне блоки и блоки памяти, о тлнчаюшееся тем, что, с целью упрсицения устройства, оно содержит эл&менты ЗАПРЕТ и ИЛИ, выходы каждого из резервируемых блоков подключены к входам (п-l) восстанавливающих блоков, выходы предыдущего и последующего восстанавливающих блоков, кроме последнего 76 (n-l)-го, подкточены соответственно к первому и второму входам соответствующего предыдущего i элемента памяти, выход которого подкгаочен к третьему входу последующего элемента памяти я к входу соответствующего элемента ЗАПРЕТ, второй вход которого подключен к выходу последующего восстанавливаншего блока, кроме последнего, а выходы елементов ЗАПРЕТ и выход последнего восстанавливающего блока подключены к соответствующим входам элемента ИЛИ. 78 2. Устройство по п. 1, о т л и ч а KVr ш е е с я тем, что, блок памяти содержит элемент НЕ, элемент И и триггер, единичный вход которого соединен с выходом элемента И, первый вход которого соединен с выходом элемента НЕ. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР Mb 31518О, кл. 06 F 11/00, 13.04.70. 2. Авторское свидетельство СССР № 314206, кл. Q 06 F 11/00, 09.01.70.

19I Z1

Qfim

20к г

4

f