Процессор связи Советский патент 1979 года по МПК G06F3/04 

Поставленная цель достигается тем, что в устройство введены коммутатор и блок сумматоров по модулю два. Первый вход

и выход блока сумматоров по.модулю два

подключены соответственно к выходу блока регистров общего назначения и первому входу коммутатора, выход которогосоединен с третьим входом регистра результата. Вторые входы блока сумматоров по модулю два и коммутатора подключены к первому выходу старших разрядов регистра промежуточного результата, второй выход старших разрядов которого соединен с третьим входом коммутатора, а выход младших разрядов со входом младших разрядов регистра результата.

На чертеже представлена блок-схема устройства.

Оно содержит блок 1 управления, постоянный запоминаюш,ий блок 2, арифметический блок 3, оперативный запоминаюш,ий блок 4, блок 5 регистров обш,его .назначения, счетчик 6 сдвигов, дешифратор 7 нуля счетчика сдвигов, регистр 8 промежуточного результата, регистр 9 результата, коммутатор 10, блок И сумматоров по модулю два.

Устройство работает следуюш,им образом.

Обработка информации в устройстве осуш,ествляется в соответствии с программой, которая в виде последовательности команд хранится в постоянном запоминаюш ем блоке 2.

Заданная последовательность команд выполняется блоком 1 управления, который формирует адрес текуш,ей команды и выдает его на вход блока 2, откуда выбранная команда поступает на вход блока 1. Здесь она дешифруется и преобразуется в управляюш ие сигналы, которые с выходов блока 1 поступают на входы оперативного запоминаюш,его блока 4, блока 5, регистров 8 и 9, счетчика 6 сдвигов и арифметического блока 3.

Операции пересылок, логические и арифметические операции выполняются арифметическим блоком 3 над операндами, которые поступают из блока 4 или 5. Результат операции поступает на вход регистра 9, с выхода которого он затем пересылается либо па вход блока 4, либо на вход блока 5. При выполнении операций переходов адрес перехода поступает в блок 1 из блока 3. При выполнении операций сдвигов операпд из блока 5 через блок 3 поступает в регистр 9, а потом с выхода последнего записывается в регистр 8. Затем операнд, указываюший число сдвигов, записывается из блока 5 в счетчике 6. Регистры 8 и 9 образуют реверсивный сдвиговый регистр за счет того, что содержимое регистра 8 промежуточного результата может передаваться на счетный вход регистра 9 результата со сдвигом вправо или влево на один разряд. Одновременно с выполнением сдвига ча один разряд зпачение счетчика 6 умепьшается на едий-яцу. При достижении счетчиком 6 нуля дешифратор 7 выдает сигнал об окончании.сдвигов на вход 1, ко.торыи . п.рекр.ащает .выполиецие. сДвигов и осуществляет Пересылку результата .-из. регистра 9 в блок 5..,-.: .. .--

Формирование адреса обр ашёния, вС.блок 4. осуществляется в арифметичёскомгблоке 3. Адрес блока. -с выхода арифметического блока 3 через регистр 9 записывается в регистр 8, с- выхода которого выдается на блок 4.....

Для .выполнения .программ кодирования и декодирования циклических кодов в устройстве предусматривается . операция. деления полиномов. При выполнении этой операции из одного из регистров блока 5, указанного в команде, вь1бирается информационная последовательность, которая... .через арифметический блок 3 помещается сначала в регистр: 9, после чего переписывается в р егистр 8. Затем из другого регистра блока 5 выбирается второй операнд, старшие / разрядов которого определяют производящий полином g (X) используемого циклического кода, а младшие s-/ разрядов определяют число ..сдвигов при выполнении операции делепия полиномов, где s - разрядность регистров блока 5, регистра 9 и регистра-.8. Если степень полинома g (X) меньше/, полином располагается в старших разрядах, а неиспользуемые разряды заполняются нулями. .Старшие / разрядов с выхода блока. 5 подаются на вход блока 11 сумматоров..по модулю два, а младшие s-/ разрядов блока:.5.записываются в счетчик 6 сдвигов. - .. .

На вход блока 11с выхода старших,разрядов регистра 8 поступают 1 старших разрядов информационной последовательности, которые также, подаются и на вход коммутатора 10. Поразрядная сумма по. модулю два производящего полинома g (X) и старших разрядов информационной последовательности с выхода блока 11 подается в коммутатор 10. Затем собственно выполняется деление полиномов, как обычное деление, в котором процедура вычитания заменяется сложением по модулю два, а критерий вычитания - «частное уменьшаемое больше вычитаемого заменяется провер.кой равенства единице старшего разряда частного уменьшаемого, которое находится в регистре промежуточного результата.. Поэтому в зависимости от значени.я старщегр разряда регистра 8, подаваемого с выхода старшего разряда последнего на вход к.оммутатора 10, осуществляется передача н.а вход старших разрядов регистра 9 со сдв.игом на один разряд влево либо суммы по модулю два полинома g (X) и старших разрядов информационной по.следовател.ьдости, если значение старшего разряда -.давно единице, либо / .старших разрядов информационной последовательности, если значёине старшего разряда равно нулю. После этого содержимое регистра 9 пересылается в регистр 8, и цикл деления заканчивается.

После каждого цикла деления значение счетчика 6 уменьшается на единицу. По сигналу с выхода дешифратора 7 деление полиномов нрекраш,ается. Остаток от деления из регистра 9 пересылается в блок 5 на место исходной информационной последовательности.

Если длина информациодной последовательности больше S, то ее оставшаяся часть располагается в блоке 4 и. после каждых (s-/) сдвигов деление полиномов прекращается, в младшие разряды регистра блока 5, в котором помещается промежуточный остаток, дописывается следующая часть информационной цоследовательности, и деление полиномов возо бновл.яется.

Таким образом, устройство обеспечивает обмен сообщениями с каналами передачи данных в реальном масштабе времени.

Формула изобретения

Процессор связи, содержащий блок управления, первые вход и. выхс1д которого соединены соответственно с выходом и входом постоянного запоминающего устройства команд, а вторыевход и выход подключены соответственно к i первым выходу и входу арифметического ,блока, блок-регистров-общего назначения, соединенный первым входом с третьим выходом блока управления, четвертый выход которого подключен к первому входу оперативного запоминающего блока, регистр результата, выход которого соединен со вторыми входами блока регистров общего назначения, выход которого подключен к второму входу арифметического блока и -первому-входу счетчика сдвигов , оперативного запоминающего блока, соединенного выходом с третьим входом арифметического блока, п первым входом регистра промежуточного результата, дешифратор ну.тя счетчика сдвигов, соединенный входом и выходом соответственно с выходом счетчика сдвигов и третьим входом блока управления, пятый, шестой и седьмой выходы которого подключены соответственно к вторым входам счетчика сдвигов и регистра промежуточного результата и первому входу регистра результата, соединенного вторым входом с вторым выходом арифметического блока, счетный вход регистра результата подключен к первому выходу регистра промежуточного результата, второй выход которого соединен с адресным входом оперативного запоминающего блока, о т.л и ч а ю щ и и с я тем, что, с целью повыщения быстродействия устройства, в него введены коммутатор и блок сумматоров по модулю два, причем первый вход и выход блока сумматоров по модулю два Подключены соответственно к выходу блока регистров общего назначения и первому входу коммутатора, выход которого соединен с третьим входом регистра результата, вторые входы блока сумматоров по модулю два и коммутатора подключены к первому выходу старших разрядов регистра промежуточного результата, второй выход старших разрядов которого соединен с третьим входом коммутатора, а выход младших разрядов - со входом младших разрядов регистра результата.

Источники информации,

принятые во внимание при экспертизе L. Авторское свидетельство СССР № 404087, кл. G 06F 9/00, 1971.

....2. Фл-орес А. Организация вычислительных машин. М., «Мир, 1972, раздел 9.4 (прототип).