Устройство для проверки работоспособности аппаратуры передачи данных Советский патент 1979 года по МПК H04B3/46 

подключен к второму входу приемника блока защиты от ошибок, четвертый и пятый выходы которюго подключены соответственно к первому и второму входам блока сравнения и газдикащш, третий и четвертый входы которого соединены соответственно с выходом и первым входом второго сумматора. На чертеже приведена структурная электри.чгская схема предложенного устройства. Устройство для проверки работоспособности аппаратуры передачи данных содержит последовательно соединенные передатчик блока защиты от ошибок (Б 30) 1, первый формирователь импульсов 2 и первый сумматор 3, последовательно соединенные приемник блока защиты от ошибок 4, второй формирователь импульсов 5 и второй сумматор 6, а также допошштельно введенные коммутатор 7, датчик ошибок 8 и блок сравнения и индикадаи 9. Устройство работает следующим образом. При нарушении работы аппаратуры (определяется визуально по сигналам блока сравнения и индикации 9) устройство переводится в режим работы на себя с помощью коммутатора 7. Для выяснения характера отказа и места отказа возможны четыре проверочных режима, устанавливаемые йЬммугатором 7. Во всех проверочных режимах источником испытательного текста является первый формирователь импульсов 2, выход которого связан с входом первого сумматора 3 и входом передатчика блока-защиты от ошибок 1 через коммутатор 7. Первый режим обеспечивает проверку фазирования устройства. Испытательный текст от первого формирователя импульсов 2 через ком мутатор 7 поступает на вход передатчика БЗО 1, на управляющий вход которого поступают сигналы управления формированием фазирующ комбинаций от приемника БЗО 4. Сформированные передатчиком БЗО 1 кодовые блоки с его выхода поступают на вход коммутатора 7, с выхода которого на вход первого Сумматора 3 проводят только выделенные в коммутаторе 7 фазирующие биты. Остальные информационные места кодовь1х блоков заполняются в первом сумматоре 3 информацией первого формирователя импульсов 2 и через коммутатор 7 проходят на второй вход приемника БЗО 4, а с его второго выхода на второй сумматор 6. При правильной работе узлов фазирования приемник БЗО 4 осуществляет цикловое фазирование, синхронизируя работу второго фор иирователя импульсов 5 по их общей цепи синхронизации. Правильная работа узлов фазирования оце,иивается по двум сигналам, поступающим на входы блока сравнения и индикации 9 в резуяьтате сложения во втором сумматоре 6 его входных сигналов и сигнала контролирующей цепи, соединяющей.четвертый выход приемника БЗО 4 и первый вход блока сравнения и индикации 9. Во втором проверочном режиме кодовые блоки, сформированные в передатчике БЗО 1 так же, как и в первом режиме, поступают Мерез коммутатор 7 на второй вход первого сумматора 3, где на них накладывается информация первого формирователя импульсов 2, выход которого соединен с первым входом первого сумматора 3 и далее через коммутатор 7 проходят на вход приемника БЗО 4 и второй сумматор 6. Очищенная от информации первого формирователя импульсов 2 во втором сумматоре 6, на первый вход которого поступает информатдая с выхода второго формирователя импульсов 5, информация вновь приходит на первый вход приемника БЗО 4. Приемник БЗО 4 фазируется, декодирует информацию, преобразует ее в первоначальный вид. Эта информация поступает на четвертый выход приемника БЗО 4 и на первый вход блока сравнения и индикации 9, на четвертый вход которого nocTjTiaeT аналогичная информация с второго формирователя импульсов 5, с помощью которой производится оценка правильности работы узлов фазирования, декодирования, преобразования и синхронизации. Третий режим позволяет произвести проверку правильности работы устройства в случае исправления пакетов ошибок. На кодовые блоки, поступающие от передатчика БЗО 1, на второй вход первого сум- . матора 3 через коммутатор 7, накладываются пакеты ошибок, сформированные даттаком ошибок 8, управляемым от коммутатора 7, и поступающие на третий вход первого сумматора 3. Пакеты формируются датчиком ошибок 8, синхронизированным передатчиком БЗО I по их общей цепи таким образом, что на каждый кодовый блок нанос||тся один пакет ошибок заданной длины п, соответствующей исгфавляющей способности кода во всех возможных комбииадаях и, кроме того, происходит поразрядное продвижение момента наложения пакета ошибок по блоку. При нормальной работе приемника БЗО 4, получив аналогично второму режиму искаженную информацию, фазирует, декодирует информацию, определяет вектор ошибки, исправляет информацию, преобразует ее в первоначальный вид. Оценка работы узлов нсправлеиия ошибок производится блоком сравнения и индикации 9 аналогично второму режиму. / Четвертый режим позволяет произвести до полнительиую проверку исправляющей способности устройства. Проверка производится точно так же, как и в третьем режиме, но на кодовые блоки на носятся пакеты ошибок от О до (п+1) бит. которые формируются датчиком ошибок 8 по сигналу управления, поступающему на его управляющий вход от коммутатора 7. Блок сравнения и индикации 9 вырабатывает сигнал, свидетельствующий о том, что правиль ного исправления ошибок в моменты наложения пакета длиной (п+1) бит не происходит. После проверки работы узлов блока защи П1 от ошибок, коммутатор 7 позволяет выход рередагчика БЗО 1 во всех проверочных режи ах связать со входом приемника БЗО 4 через модем, что дает возможность проверить правильность функционирования модема. Использование предложенного ус1фойства позволяет повысить надежность даскретного канала связи за счет уменьшения среднего времени восстановления аппаратуры при выходе ее из строя. Формула изобретения Устройство для проверки работоспособности аппаратуры передачи данных, содержащее после довательно соединённые передатчик блока защиты от ошибок, первый формирователь импульсов и первый сумматор, а также последЪвательно соединенные приемник блока защить от ошибок, второй формирователь импульсов и второй сумматор, выход и второй вход которого соединены соответственно с первым входом и вторым выходом приемника блока зашиты от ошибок, третий выход которого подключен к управляющему входу передатчика блока защиты от ошибок, отличающееся тем, что, с целью сокращения времени проверки, введены коммутатор, датчик ошибок и блок сравнения и индикащга, при этом первый вход и первый выход коммутатора соединены соответственно с выходом и сигнальным вхсдом передатчика блока защиты от ошибок, второй и третий входы и второй выход коммутатора соединены соответствешто с первым входом, выходом и вторым входом первого сумматора, третий вход которого соединен с выходом датчика ошибок, первый и второй входы которого соединены соответственно с входом первого формирователя импульсов и третьим выходом коммутатора, четвертый выход которого подключен к второму входу приемника блока защиты от ошибок, четвертый и пятый выходы которого подключены соответственно к первому и второму входам блока сравнения и индикации, третий и четвертый входы которото соединены соответствен с выходом и первым входом второго сумматора. Источники информации, пришлые во внимание при экспертизе 1. Заявка N 2331496/18-09, кл. Н 04 J 3/14, 1976, по которой принято решение о выдаче авторского свидетельства.