Делитель частоты с автоматически изменяющимся коэффициентом деления Советский патент 1979 года по МПК H03K23/00 

6 управляющие входы последнего из которых соединены с выходами блока управления, а выход является выходом устройства, при этом вход вычитание реверсивного счетчика соединен с выходом первого элемента И, а вход сложение- с выходом второго элемента И. На чертеже представлена структурная электрическая схема делителя частоты с автоматически изменяющимся коэффициентом деления., Делитель частоты с автоматически изменяющимся коэффициентом деления состоит из двоичного делителя 1 частоты, блоков 2 и 3 совпадения, блока 4 сложения-вычитания, дешифратора 5, элементов 6 и 7 И, реверсивного счетчика 8 импульсов и блока 9 управления. Разряды двоичного делителя 1 частоты связаны с сигнальными входами блока 2 совпадения и блока 3 совпадения, управляющие входы которого соединены с выходами блока 9 управления, а выход с выходом устройства и вт орыми входа- ми элементов 6 и 7 И, третьи входы которых соединены с шинами суммйрова- ниеи вычитание соответственно, а пер вые входы - через а.ешкфрарвр 5 с раз- рядами реверсивного счетчика В нмпульсов, соединенного входом сложения с выходом элемента 7 И, а. входом вычитание - с выходом элемента 6 И, и управляющими- входами блока 2 совпадения выходом соединенного со вторым входом блока 4 сложения - вычитания, первым входом связанного со входом устройства а выходом - со входом двоичного делителя 1.... Делитель частоты с автоматически изменяющимся коэффициентом деления ра ботает следующим образом. В исходном состоянии в реверсивном счетчике 8 находится код числа соответствующий минимальному значению кода числа реверсивного счетчика, а на шину вычитание подан разрешающий потенциал, при котором элемент 7 И от- крыт. На первый вход блока 4 сложениявычитания поступает входной сигнал с частотой FB, , на второй вход - сигнал с частотой F с выхода блока 2 совпадения. Поэтому, частота F сигнала на выходе блока 4 сложения - вычитания оп ределяется выражением Так как двоичный делитель 1 с блоом 2 совпадения представляет собой воичный умножитель частоты, управляеый кодом числа N реверсивного счетчи- а 8, то частота F , на выходе блока совпадения определяется выражением где М . код числа реверсивного счетчйчика 3; коэффициент пересчёта реверсивного счетчика 3; J1 Еопичество двоичных разрядов реверсиЁного счетчика 3 Подставив (4) в (3) получим z вх N Пусть, например, на выходы блока 3 совпадения поступает сигнал со входа двоичного делителя 1 частоты. Тогда CHI;нал с частотой fj поступает через открытый потенциалом на шине вычитание элемент 7 И йа вход сложения реверсивного счётчика 8, увеличивая при этом значение кода N на единицу, что приводит к уменьшению выходной частоты F. в соотьетствии с (в). После того, как код реверсивного счетчика 8 примет значёние соответствующее числу сигнал d дешифратора 5 запирает элемент 7 И и частота F не поступает на вхо- ды реверсивного счетчика 8. При поступлении разрешающего потенциала на шину суммирование открывается элемент 6 И и частота f z с выхода блока 4 сложения - вычитания через блок 3 совпадения и элемент Q И поступает на вычитающий вход реверсивного счетчика 8, уменьшая его содержимое на единицу, что приводит к увеличению выходной частоты F 2, После того, как код реверсивного счетчика 8 примет значение N N УУ,,., , сигнал с выхода дёшиф- ратора 5 запирает элемент 6 И и импуль ьг выходной частоты не изменяют содержимого реверсивного счетчика 8. Делитель придет в исходное состояние. Из (6) следует, что длительность цикла работы Ь и, в описываемом делителе, когда на выход блока 3 проходит непосредственно сигнал с выхода блока 4, равна t --S .: BH, где ДН(о|х Сравнивая (2) и (7) видим, что в этом делителе частоты длительность ци ла работы iц,,уменьшена вМуу,раа. Если на выход блока 3 проходит час тота не с выхода блока 4 нег вюредствен но, а из выхода любого разряда двоичн го делителя частоты, то длительность цикла работы t ц изменится. Если, например, на выход второго блока 3 совпадения поступает частота с ВЬ1Хода блока 4 сложения - вычитани то она равца в соответствии с (6) N вых-Р.(8) Z БХ N а если на выход второго блока 3 совпа дения поступает сигнал с выхода двоичн го делителя 1, то с учетом (6) гдёМу -2 - коэффициент пересчета двоичного делителя 1; И - количество двоичных разря дов двоичного делителя 1. Следовательно, с учетом (8) и (9), с помощью блока управления можно изменять минимальную и максимальную частоты на выходе второго блока 3 сов падения, тем самым и на выходе делит ля, в пределах ВХ , N,.. F F ЪЫХ вх что существенно расширяет функциональ ные возможности делителя частоты с автоматически изменяющимся коэффициентом деления. Таким образом, включение в состав устройства блока сложения - вычитания блока совпадения, блока управления и изменение связей позволили существенно сократить длительность цикла работы 4; ц (Ьц уменьщено в N раз) и расщирить функциональные возможности делителя (можно изменять минималь8максимальную выходные частоты FF N в пределах -51 F aSN ВЫХ N. и, тем самым, изменять длительность цикла работы fc ц . Формула изобретения Делитель частоты с автоматически изменяющимся коэффициентом деления, содержащий двоичный делитель частоты, первый блок совпадения, управляющие входы которого соединены непосредственно с разрядами реверсивного счетчика импульсов и через дешифратор - с первыми входами первого и второго элементов И, вторые входы которых соединены с выходом двоичного делителя частоты, третьи - соответственно с шиной суммирование и вычитание , а выходы - со входами реверсивного счетчика импульсов, отличающийся тем, что, с целью сокращения длительности цикла работы и расширения функциональных возможностей, в него введены блок управления, дополнительный блок совпадения и блок сложения - вычитания, первый вход которого подключен ко входу устройства, второй вход - к выходу первого блока совпадения, а выхсд - ко входу двоичного делителя частоты, выходы разрядов которого соединены с сигнальными входами первого и второго блоков совпадения, управляющие входы последнего из которых соединены с выходами блока управления, а выход является выходом устройства, при этом вход вычитание реверсивного счетчика соединен с выходом первого элемента И, а вход сложение - с выходом второго элемента И. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР № 5527О4, кл. Н ОЗ К 23/ОО, 24.О2.76. 2. Авторское свидетельство СССР № 451199, кл. Н 03 К 23/ОО, 19.О1.72 (прототип).