Вероятностное суммирующее устройство Советский патент 1980 года по МПК G06F7/38 

(54) ПСЕВДОСТОХАСТИЧЕСКОЕ СУМГ ИРУЮЦЕЕ 1 Изобретение относится к области вычислительной техники и может бьать использовано в стохастических вычис тельных машинах для сложения чисел, представленных в двоичной форме. Известны устройства для сложения вычитания, работающие по вёроятност но-импульсному принципу 1. Однако быстродействие этих устройств ограничено. Наиболее.совершенным является вероятностное суммирующее устройство, содержащее по числу слагаемых п-разрядные ре,гистры,. группы коммутаторов,-первые ВХОДЫ каждой группы коммутаторов соединены с выходами одноименного п-разрядного регистра, К - входовой элемент ИЛИ, выход которого подключен к счетн.ому входу счетчика, и первую группу элементов И 2 . В этом устройстве исходные числа представляющие суммируемые числа, преобразуются в случайные последовательности с вероятностью появления импульса, пропорциональной исходным числам. Указанный метод кодарования позволяет применять дизъю ктор для сложения двоичных чисел. УСТРОЙСТВО что существенно упрощает схему суммирующего устройства. Однако при представлении суммирующий чисел случайны «и последовательностямц точность вычислений находится В зависимости от длины декодируемой последовательности, представляющей результат вычислений. Поэтому достижение высокой точности результата вычислений приводит к значительному снижению быстродействия устройства. Цель изобретения - повьаиение быстродействия. Поставленная цель достигается тем, что устройство содержит вторую группу элементов И, группу элементов ИЛИ, группу сумматоров по модулю два, дешифратор и п-разрядный СДВИГОВЫЙ регистр с обратной связью, единичный ВЫХОД старшего разряда которого соединен со вторыми входами . первых коммутаторов каждой группы, единичные выходы других разрядов СДВИГОВОГО регистра с обратной связью подключены соответственно к одним входам первой группы элементов и другие ВХОДЫ каждого из которых соединены с нулевыми выходами одноименного и Bfcex предыдущих разрядов сдвигового регистра с .обратной связью, выходы элементов И первой группы подключены соответственно ко вторым входам коммутаторов, .кроме первых, выход элемента И младшего разряда первой группы соединен с управляющим входом счетчика, взсод каждого элемента ИЛИ соединен соответственно с выходом соответствующего коммутатора, выход каждого элемента ИЛИ подключен к первому входу соответствующего элемента И второй группы, выходы которых подключены ко входам К-входового ;. элемента ИЛИ, вторые входы элементов И второй группы через дешифратор соединены с вьаходами сумматоррд по модулю два, первый вход каждого ,из которых соединен с единичным выходом соответствующего разряда сдвигового регистра с обратной связью, йторой вход каждого сумматора по модулю два подключен к единичному выходу последующего разряда сдвигового регистра с обратной . связью...

Блок-схема устройства приведена на чертеже, .

Устройство содержит п-разрядные регистры 1 по числу; слагаемых, едйм.говый- регистр с обратной связью 2, группу элементов ИЗ, группу коммутаторов 4, группу элементов. 5ИЛИ, группу сумматоров по модулю два б дешифратор 7,группу элементов И 8,Квходовой элемент 9 ИЛИ и счетчик 10 Выходы сдвигового регистра 2 подключены ко входам сумматоров по модулю два б и через элементы .3 И - ко вторым входам коммутаторов 4. Йервые входы коммуматоров 4 соединены с выходами п-разряднйх регистров 1. Выходы коммуматоров 4 через элементы 5 ИЛИ подключены к первым входам элементов 8 И, вторые входы KOTOfaax через дешифратор 7 подключены к выходам сумматоров по модулю два б, а выходы элементов 8 и соединены со входами К-входоворо элемента 9 ИЛИ,выход которого соединен со счетным входом Суетчика 10.

Устройство работает следующим образом

С помощьИ сдвигового регистра с обратной связью 2, группы элементов 3 И, группы коммутаторов 4 и группы элементов 5 ИЛИ двоичные коды чисел, содержащиеся в регистрах 1, преобразуются в К псевдослучайных последователей, математическое ожидание каждой из которых пропорционально соответствующему .J суммируемому i числу.

С помощью сдвигового регистров 2, ;сумматоров по модулю два 6, дешифратора 7 и элементов 8 И образуются К несовместных в одном такте псевдослучайных последовательностей, мате(матическое ожидание каждой из которых пропорционально произведению соответствуюЕдего суммирующего числа на весовой коэффициент 2, где 1. -. является целой частью . 5 .Операция сложения псевдослучайных последовательностей выполняется К-входовым элементом-ИЛИ, к выходу которого подключен счетчик 10, коммутируемый на максимальный период

Q сдвигового регистра 2- и воспроизводящий в двоичном коде результат операции сложе.нйя К двоичных чисел.

Применение сдвигового регистра С линейной обратной связью, элементов И, а также сумматоров по модулю

два, подключенных к дешифратору, дает -возможность представления двоичных чисел несовместными псевдослучайными тактированными последовательнОстями, имеющими период длиной .2 -1 тактов, что позволяет производить операцию сложения К двоичных чи-сёл с помощью К-входового элемента ИЛИ за тактов (п .число разрядов двоичных чисел и сдви5 ГОЕОГо регистра), при этом погрешность результата вычислений не превышает величины 2 ,

При заданной точности вычислений, определяющей разрядность, быстродейQ ствие данного устройства превышает

быстродействие известных псевдостохастических устройств.

Формула изобретения

Псевдостохастическое суммирующее устройство, содержащее по числу слагаемых п- разрядные регистры, группы коммутаторов, первые входы каждой группы коммутаторов соединены с.выходами одноименного п-разрядного регистра, К-входовой элейент ИЛИ, выход которого подключен к счетному входу счетчика, и пер.вую группу элементов И, о т л и ч а ю5 щ е е с я тем, что, с целью повышения быстродействия, в него введены вторая группа элементов И, группа элементов ИЛИ, группа сумматоров по модулю два, дешифратор и п-разрядQ ный сдвиговый р(эгистр с обратной .связью, единичный выход старшего разряда которого соединен со вторыми входами первых коммуматоров каждой группы, единичные выходы других разрядов сдвигового регистра с обратной связью подключены соответственно к одним входам первой группы элементов И, другие входы каждой из которых соединены с нулевылш выходами 1бдноименного и всех предыдущих разрядов сдвигового регистра с обратной связью, выходы элементов И первой группы подключены соответственно ко вторым входам коммутаторов кроме первых, выход элемента И

5 младшего разряда первой группы сое