Псевдостохастический интегратор Советский патент 1982 года по МПК G06F7/70 

(54) ПСЕВДОСТОХАСТИЧЕСКИП ИНТЕГРАТОР

Изобретение относится к вычислительной технике и может быть использовано в стохастических вычислительных машинах.

Известны цифро-аналоговые интеграторы, в которых интегрируемые сигналы представляются в виде периодически детерминированных импульсных последовательностей, а роль интегратора выполняет накопительный счетчик импульсов fl J и .

Известные устройства обладают высокой точностью, однако оказываются аппаратурно сложными при интегрировании с заданным весом, например при реализации спектрального или корреляционного анализа сигналов, ввиду сложности устройства умножения на входе интегратора.

Наиболее близким по технической сущности к предлагаемому устройству является стохастический интегратор, в котором интегрируемые сигналы представляются случайной последовательностью импульсов .

Этот стохастический интегратор содержит генератор случайных чисел, например сдвиговый регистр с линейной обратной связью, декодирующий преобразователь, нуль-орган, нако;Пительный счетчик, выходы разрядов которого являются выходами интегратора, первый вход нуль-органа подключен к выходу декодирующего преобразователя, а второй вход является входом интегратора, выходы разрядов сдвигового регистра с обратной связью присоединены к соответствующим входам декодирующего преобразо10вателя.

Применение стохастического кодирования позволяет существенно упростить устройство для умножения интегрирующих сигналов.

15

Недостатком данного стохастичесI кого интегратора является значительная погрешность интегрирования,которая растет пропорционально време-

20 ни интегрирования и обусловлена стохастической структурой последо, йательнос ти на входе накопитель1НОГО счетчика.

Цель изобретения - повыиение точ25ности.

Поставленная цель достигается тем, что псевдостохастический интегратор, содержатдай СДЕИГОВЫЙ регистр с линейной обратной связью,

30

.тактовый вход которого является тактовым входом интегратора, преобразователь -код - аналог,входы- которого соединены с соответствующими прямыми выходами сдвигового регистра с линейной обратной связью, нуль-орган, первый вход которого соединен с выходом преобразователя код-аналога, а второй вход является входом интегратора,.накапли,вающий счетчик, выходы которого яв ляют-ся выходами интегратора, дополнительно содержит счетчик, регистр, коммутатор, группу элементов И,первый и второй элементы И и элемент ИЛ первый и второй входы которого соединены с выходами соответственно пер вого и второго элементов И, а выход соединен со счетным входом накапливающего счетчика, выход нуль-органа соединен с первым входом второго элементаи и счетным входом счетчика группа выходов которого соединена с группой входов регистра, группа выходов регистра соединена с первой группой входов коммутатора, выход которого .соединен с первым входом пе вого элемента И, первый вход каждого элемента группы элементов И соединен с прямьом выходом соответствующего разряда сдвигового регистра с ли нейной обратной связью, а все осталь ные входы соединены с инверсными выходами всех старших разрядов регистр с линейной обратной связью, выходы группы элементов И сое аутенц с второ группой входов коммутатора, инверсный и прямой выводы младшего разряда сдвигового регистра с линейной обрат ной связью соединены с вторыми входами соответственно первого и второго элементов И, управляющие . входы счетчика и регистра подключены к выходу младшего элемента группы элементов И, . На чертеже представлена блок-схема интегратора. Он содержит сдвиговый регистр 1 с линейной обратной связью ,, преобразователь 2 код-аналог, нуль-орган 3, накапливающий счетчик 4, счетчик 5, регистр 6, группу элементов И 7,коммутатор 8,первый 9 и второй 10 элементы И, элемент ИЛИ 11. Прямые выходы разрядов сдвигового регистра 1 с линейной обратной связь соединены с соответствующими входами пЬеобразователя код-аналог 2 и перв ми входами соответствующих элементов группы элементов И 7, все последующие входы каждого изкоторых соединены с инверсными выходами всех стар ших разрядов сдвигового регистра 1 с линейной обратной, связью, Выход преобразователя-2 код-анало соединен с первым входом нуль-органа 3, выход которого соединен с первым входом второго элемента И 10 и счетным входом счетчика 5, Группа выходов счетчика 5 соединена с группой входов регистра 6, группа выходов которого соединена с первой группой входов коммутатора 8, Вторая группа входов коммутатора 8 соединена с выходами группы элементов И 7, а выход - с первым входом первого элемента И 9, Инверсный и прямой выходы младшего разряда сдвигового регистра 1 с линейной обратной связью соединены с вторыми входами соответственно первого 9 и второго 10 элементов И, выходы которых соединены соответственно с первьлм.и вторым входами элемента ИЛИ 11, Выход элемента ИЛИ 11 соединен со счетным входом накапливающего счетчика 4, Управляющие входы счетчика 5 и регистра 6 подключены к выходу младшего элемента группы элементов И 7.. В предлагаемом интеграторе реализуется численный метод интегрирования по формуле трапеций. Он работает следующим образом, С момента подачи тактовых импульсов на шину сдвига ,и -разрядного сдвигового регистра 1 с линейной обрат ной связью на выходах его п-разрядов генерируется имеющая период 2 -1 тактов последовательность псевдослучайных чисел, которая преобразуется в псевдослучайный процесс с помощью преобразователя 2 код-аналог. После сравнения этого процесса с интегрируемым сигналом на выходе нуль-органа 3 образуется псевдослучайная импульсная последовательность, математическое ожидание которой пропорционально текущему значению интегрируемого сигнала. Указанная последовательность в течение 2 - 1 тактов подается на вход п-разрядного счетчика 5, В счетчике 5 формируется усредненное за 1 тактов значение интегрируемого сигнала. Двоичный код счетчика 5 затем переписывается в региетр 6. После .записи кода счетчика 5 в регистр 6 счетчик 5 обнуляется и на его счетный вход вновь поступает последовательность с выхода нуль-органа 3 для формирования в двоичном коде последующего значения входного сигнала. Импульсами управления записью в регистр б и обнулением счетчика 5 является сигнал, получаемый с выхода младшего элемента группы элементов И 7, который подключен к прямому выходу младшего разряда сдвигового регистра 1 с линейной обратной связью, В регистре 6 формируются отсчеты интегрируемого сигнала, сдвинутые по времени на шаг интегрирования, равный тактов. Псевдослучайные последовательност с выходов разрядов сдвигового регист ра 1 с линейной обратной связью (М-последовательности), имеющие математические ожидания, пропорциональ ные. 0,5, поступают также на входы группы элементов И 7, на выходах которых образуются последовательнос ти с математическими ожиданиями,про порциональными ,2.., ,п. Последовательности с выходов гру пы элементов И 7 поступают на вторую группу входов коммутатора 8, к перв группе входов которого подключена соответственно группа выходов регист ра 6. На выходе коммутатора 8 образует ся псевдослучайная последовательнос математическое ожидание которой про порционально значению содержимого регистра 6. На первые входы элементов |4 i 9 и 10 с выходов нуль-органа 3 и коммутатора 8 поступают последовательности, математические ожидания которых пропорциональны текущему и предыдущему значениям выходного сиг нала. Несовместимость последовательностей на входах элемента ИЛИ И обеспечивается подачей на вторые входы элементов И 9 и 10 соответственно прямой и инверсной М-последовательностей. Указанная М-последо вательность, имеющая математическое ожидание, пропорциональное 0,5. пост пает с младшего разряда, сдвигового регистра 1 с линейной обратной связью, что с погрешностью порядка 2 обеспечивает ее некоррелированность с последовательностями на выходах коммутаторов 8 и нуль-органа 3. . С помомью элементов И 9, 10,.. реализуется, операция умножения на 0,5 соответственно предыдущего и текущего отсчетов интегрируемого сигнала. На выходе элемента ИЛИ 11 образуется последовательность, матема, тическое ожидание которой пропорцио нально полусумме значений текущеГО- и предыдущего отсчетов интегрируемого сигнала. Последовательность с выхода элемента ИЛИ 11 поступает на вход накапливающего счетчика 4. Через интер валы времени, равные периоду работы сдвигового регистра 1 с линейной об ратной связью, в счетчике 4 образуются текущие значения интеграла, вычисляемые по формуле трапеций с погрешностью порядка 2-, Величина шага интегрирования Dt (С- длительность такто :вых импульсов) выбирается такгой,чтобы погрешность формулы трапеций не пре вышала по абсолют1 ой величине ) Введение в стохастический интегратор счетчика, регистра, блока элементов И, коммутатора, двух элементов И и элемента ИЛИ, соединенных соответствующим образом, позволяет реализовать численный метод интегрирования по формуле трапеций с погрешностью, не превьошающей 2 , т,е, существенно повысить точность стохастического интегратора, Формула изобретения Псевдостохастический интегратор, содержащий сдвиговый регистр с линейной обратной связью, тактовый вход которого является тактовым входом интегратора, преобразователь код-аналог, входы которого соеДияены с соответствующими прямыми выходами сдвигового регистра с линейной обратной связью, нуль-орган, первый вход которого соединен с выходом преобразователя код - аналог, а второй вход является входом интегратора, накапливающий счетчик, выходы которого являются выходами интегратора, отличают-и йся тем, что, с целью повышения точности/ он содержит счетчик, регистр, коммутатор, группу элементов И, первый и второй элементы И и элемент КЛИ, первый и второй входы которого соединены с выходами соответственно первого и второго элементов И, а БЫХОД соединен со счетным входом накапливающего счетчика, выход нуль-органа со.единен с первым входом второго элемента И и входом счетчика, группа выходов которого соединена с группой входов регистра, группа выходов регистра соединена с первой группой входов коммутатора, выход которого соединен с первым первого элемента И, первый вход.каждого элемента группы элементов И соединен с прямым выходом соответствующего разряда сдвигового регистра с линейной обратной связью, а се остальные входы соединены с инверсными выходами всех старших разрядов сдвигового регистра с линейной обратной СВЯЗЬЮ, выходы группы элементов И соединены с второй группой входов коммутатора, инверсный и прямой выходы младшего разряда сдвигового регистра с линейной обратной связью соединены с вторыми входами соответственно первого и второго элементов И, улравляющие входы счетчика и регистра подключены к выходу младшего элемента группы элементов И, Источники информации, принятые во внимание при экспертизе 1, Ерухимович В,М, Интегрирование в вероятностно-импульсных АВМ,:Известия вузов СССР, Электроника, 1971, № 12, с. 1294-1297,

3. Гейне Б. Стохастическая вычислительная машина Электроника, 1967, 14, с.З - 11 (прототип).