Запоминающее устройство с коррекцией ошибок Советский патент 1980 года по МПК G11C29/00 

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК

Изобретение относится к запоминающим устройствам.

Известно устройство, содержащее блок памяти, блок контроля, блок управления, операционный блок и генератор четности {.

- :. .5

Недостатком устройства являются больт шие аппаратурные затраты:

Наиболее близким техническим решением к предлагаемому является запоминающее устройство с коррекцией ощибок, содержащее матричный накопитель, соединенный с ° регистром адреса и информационным регистром, выход которого подключен к первому входу блока контроля, логический блок, первый и второй входы которого подключены соответственно к выходам регистра адреса и информационного регистра, а выход соединен со входом генератора четности и информационным входом регистра адреса, формирователь запросов управления, вход которого подключен к выходу блока контроля и входу устройства, а выход Соединен 20 со входом блока управления, выход которого подключен к управляющим входам регистра адреса, информационного регистра и .логического блока J2.

Недостатком этого устройства является наличие сложных узлов управления реконфигурацией накопителя, а также необходимость иметь набор резервных модулей накопителя, подключаемых взамен отказавших. Кроме этого в этом устройстве после отказа какого-либо модуля накопителя полностью теряется блок информации, расположенный в этом модуле, поэтому требуется специа.чьиая разработка математического обеспечения, позволяющая организовать .контрольную точку (т. е. запомнить, например, на внешнем носителе всю существенную информацию о программе, выполняемой устройством) и выполнить перезапуск программы с контрольной точки после обнаружения отказа.

Цель изобретения - упрощение устройства.

Поставленная цель достигается тем, что устройство содержит селектор, блок поразрядного сравнения, регистр четности столб.цов, элемент НЕ и дополнительный информационный регистр, входы которого подклю чены соответственно к выходам операционного блока, информационного регистра и генератора четности, а выход соединен с од

Ним из входов матричного накопителя и первым входом блока поразрядного сравнения, второй вход которого подключен к выходу селектора, входы селектора соединены соответственно с выходами информационного регистра и регистра четности столбцов, входы которого подключены к выходу блока поразрядного сравнения и входу устройства, который через элемент НЕ соединен со вторым входом блока ко.нтроля, выход регистра четности столбцов подключен к третьему входу логического блока, управляющие входы дополнительного информационного регистра, блока поразрядного сравнения и селектора соединены с выходом блока управления.

На чертеже изображена функциональная схема устройства.

Устройство содержит матричный накопитель I, информационный регистр 2, блок 3 контроля, селектор 4, дополнительный информационный регистр 5, логический блок 6, формирователь 7 запросов управления, блок 8 управления, регистр 9 адреса, регистр 10 четности столбцов, блок 11 поразрядного сравнения, генератор 12 четности. Устройство имеет вход 13, подключенный ко входу элемента 14 НЕ. Выход регистра 2 подклЮчен к первому входу блока 3. Первый и второй входь блока б подключены соответственно к выходам регистров 9 и 2. Входы регистра 5 подключены соответственно к выходам блока 6, регистра 2 и генератора 12, а выход соединен с одним из входов накопителя I и первым входом блока 11, второй вход которого подключен к выходу селектора 4. Входы селектора 4 соединены соответственно с выходами регистров 2 и 10. Входы регистра 10 подключены к выходу блока 11 и входу устройства 13. Выход элемента 14 НЕ соединен со вторым входом блока 3. Выход регистра 10 подключен к третьему входу блока 6. Управляющие входы регистра 5, блока 11 и селектора 4 соединены с выходом блока 8.

Устройство работает следующим образом.

Накопитель 1 хранит Ы-разряднЫе слова памяти, в которых размещаются команды программы и данные. Каждое слово памяти имеет дин контрольный разряд, образованный суммированием по модулю 2 (и .последующим инвертированием результата) информационных разрядов слова, т. е. физическая длина слова памяти равна N + 1 разрядов. Группе i-ых разрядов (для i 1, 2...N, N + 1) всех слов памяти приписан один контрольный разряд - разряд четности i-oro столбца (если расположить слова памяги в виде последовательности строк, где одно слово составляет строку, то i-WM разряд всех слов представляет собой Г-ый столбец). Все (N + 1)-ые разряды четности столбцов сгруппированы в (N -f 1)разрядный регистр 10. Каждый i-ый разряд регистра 10 образуется суммированием по модулю 2 (с инвертированием результата) всех разрядов i-ro столбца.

При запуске устройства на входе 13 вырабатывается сигнал сброса, приводящий устройство в исходное состояние. По этому сигналу все разряды регистра 10 принудительно устанавливаются в единичное состояние и формирователь 7 выдает в блок 8 управления запрос на процедуру приведе ния устройства в исходное состояние. При выполнении этой процедуры содержимое накопителя 1 обнуляется и для каждого слова памяти формируется единичный контрольный разряд слова. Обнуление содержимого накопителя I происходит в следующей последовательности: 1) в блоке 6 подготавливается адрес очередного обнуляемого слова путем модификации адреса предыдущего слова, находящегося в регистре 9 адреса; 2) про модифицированный адрес засылается в регистр 9 и в регистр 2, из накопителя 1 считывается очередное обнуляемое слово, ,так как в прочитанном слове может оказаться ощибка, работа блока 3 контроля на время приведения в исходное состояние забло-. кирована через элемент 14 НЕ сигналом сброса на входе 13; 3) в регистр 5с выхода блока б заносится нулевая информация в контрольный разряд регистра 5. заноситься содержимое генератора 12 четности; 4) сформированное в регистре 5 нулевое слово с единичным контрольным разрядом записывается в накопитель 1; 5) щаги 1-4 продолжаются до завершения обнуления всего накопителя 1. В исходном состоянии все слова памяти обнулены, контрольные разряды всех слов равны единице, в регистре 10 все разряды равны единице.

При записи в накопитель 1 произвольной информации по какому-либо адресу вы полняются следующие действия.

В регистр адреса 9 помещается адрес ячейки памяти, в которой выполняется запись и первоначальное содержимое записываемого слова считывается в регистр 2. В регистр 5 с выхода блока 6 заносится новая записываемая информация. Селектор 4 по сигналу из блока 8 управления передает на один из входов блока 11 содержимое регистра 2. Hia другой вход блока 11 поступает содержимое регистра записи 5. Если в какой-либо паре 1-ых разрядов регистра 2 (старые данные) и регистра 5 (новые данные) обнаружено несравнение, на выходе i-ro разряда блока 11 вырабатывается сигнал переключения i-ro разряда регистра 10. Каждый разряд регистра 10 выполнен на триггере со счетным входом, изменяющем свое состояние по сигналу переключения данного разряда, который вырабатывается на соответствующем выходе блока П. Таким образом, модификация контрольного разряда столбца выполняется только в том случае, когда в ссютветствующий разряд ячейки памяти записывается единица, а предыдущее состояние этого разряда было нулевым, или при записи нуля, если в разряде перед записью была единица. Регистр 10 сохраняет текущее состояние контрольных разрядов столбцов, изменяя состояние при любой модификации данных в накопителе I. Если в процессе обработки данных после считывания очередного слова данных из накопителя 1 в регистр 2 блок 3 обнаруживает ошибку, в формирователь 7 выдается сигнал о наличии ошибки. Формирователь 7 возбуждает запрос, по которому блок управления 8 . вырабатывает последовательность сигналов по обработке возникшей ошибки. Эта последовательность включает сохранение содержимого регистра адреса 9 (адрес ячейки, в которой обнаружена ошибка) в блоке 6 и считывание всех ячеек накопителя I с параллельной модификацией содержимого регистра 10. Для обеспечения этой модификации в регистре 5 при выполнении чтения из накопителя 1 формируется нулевая информация, поэтому на . выход блока И выдается содержимое регистра 2. Каждый разряд регистра 10 при выполнении этой последовательности подсчитывает контрольную сумму разрядов соответ ствующего столбца. После оч1ередиой модификации регистра 10 информация, прочитанная в регистр 2, пересылается в регистр 5 и записывается в накопитель I по прежнему адресу. После считывания всех слов накопителя 1 в регистре,. 10 будет сформирована контрольная сумма всех столбцов накопителя 1.. Для определения типа возникшей ошибки содержимое регистра 10 передается на анализ в блок 6. При отсутствии ошибок или при наличии четного числа ошибок в одном и том же разряде нескольких слов все разряды регистра 10 равны единицам. Так как подсчет четности столбцов выполняется только при обнаружении ошибки, такое состояние регистра 10 говорит о наличии ошибки в одинаковом разряде четного числа слов. Одиночная ошибка приведет к тому, что контрольная сумма столбца, которому принадлежит разряд с ошй(5кой, окажется нулевой.. Все разряды регистра 10, за исключением одного, в этом случае являются единичными. Для исправлений одиночной ошибки результирующее содержимое регистра Ю инвертируетсй. Инвертирование обеспечивается выдачей единиц во всех разрядах на выход блока П. Генерация единиц на выходе этого блока задается специальным управляющим сигналом, который вырабатывается бло ком 8 управления. После инвертирования в регистре 10 установлен в единицу только один.разряд, соответствующий сбойному разряду в слове памяти. Адрес оЩибочного слова пересылается из блока 6 в регистр адреса 9, оц ибочное слово вновь считывается из накопителя I в регистр 2 и передается в регистр 5. Блок Ь управления выдает в селектор 4 управляющий сигнал, переключающий селектор 4 на выдачу на выход содержимого регистра 10. На один из входов блока 11 передается содержимое регистра 5 .(исправляемое слово), на другой его вход - нулевое слово с единицей в том разряде, в котором произошла ощибка. В результате на выходе блока И формируется исправленное слово памяти, так как ошибочный разряд инвертируется. Регистр 10 сбрасывается по сигналу сброса из блока 8 управления и затем в него заносится скорректированное слово. этого скорректированное слово пересылается через блок 6 в регистр 5 и записывается .по прежнему адресу в накопитель 1. Основным технико-экономическим пре имуществом изобретения является то, что при любой длине слова памя.ти избыточность накопителя составляет один двоичный разряд на слово, т. е. относительная избыточность накопителя К зШ 0 3,039/0 (для слова Длиной 32 разряда); К - 1,54% (для слова длиной 64 разряда). По сравнению с известным относительная избыточность накопителя в предлагаемом устройстве уменьшается примерно на 12,8% для слова памяти длиной 32 разряда и на 8,4% для слова памяти длиной 64 разряда. Формула изобретения Запоминающее устройство с коррекцией ошибок, содеряощее матричный накопитель, соединенный с регистром адреса и информационным регистром, выход которого подключен К первому входу блока контроля, логический блок, первый и второй входы которого подключены соответственно к выходам регистра адреса и информационного регистра, а выход соединен со входом генератора 4etHocTH и информационным входом регистра адреса, формирователь запросов управления, входы которого подключены к выходу блока контроля и входу устройства, а вйход соединен со входом блока управления, выход которого подключен к управляющим входам регистра адреса, информационного регистра и логического блока, отличйющаеся тем, что, с целью упрощения устройства, оно содержит селектор, блок., поразрядного сравнения, регистр четности столбцов, элемент НЕ и дополнительный ик формационный регистр, входы которого подключены соответственно к выходам Логического блока, информационного регистра и геератора четности, а выход соединен с одим из «ходов матричного накопителя н перым входом блока поразрядного сравнения, торой вход которого подключен к выходу електора, входы селектора соединены соответственно с выходами информационного регистра и регистра четности столбцов, входы которого подключены к выходу блока поразрядного сравнения и входу устройства, который через элемент НЕ соединен со вторым входом блока контроля, выход регистра четности столбцов подключен к третьему входу логического блока, управляющие входы дополнительного информационного регистра, блока поразрядного сравнения и селектора соединены с выходом блока управления.

Источники информации, принятые во внимание при экспертизе

1.Патент США JV 3803560, кл. 340172.5, 1974.

2.Патент США № 3648239, кл. 340- 172.5, 1972 (прототип).