Запоминающее устройство с автономным контролем Советский патент 1992 года по МПК G11C29/00 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.

Известно запоминающее устройство с макоконтролем, содержащее блок памяти, выполненный из модулей памяти, два формирователя сигналов по нечетному модулю, два накопителя, два формирователя сигналов кода Хэмминга, две группы сумматоров, два формирователя сигналов четности, два блока сравнения, вычитатель, формирователь сигналов ошибки, дешифратор селекторы, блок коррекции ошибок и блок индикации. В устройстве за счет формирования контрольных сигналов по нечетному модулю семь и контрольных разрядов по коду Хэмминга обеспечивается обнаружение одиночных модульных ошибок и исправление однократных ошибок 1.

Недостатком этого устройства является низкая достоверность контроля из-за нево.3- можности коррекции модульных ошибок.Л

Известно также запоминающее устройство с автономным контролем, содержащее блоки памяти, три блока формирователей четности, формирователи контрольного слова, три блока сравнения, блок элементов ИЛИ, дешифратор, блок обнаружения ошибок, два блока элементов И и блок коррекции ошибок. В устройстве за счет применения модульного кода обеспечивается исправление одиночных модульных оши« бок.

Недостатком этого устройства является низкая достоверность контроля из-за невозможности обнаружения и коррекции двойных модульных ошибок.

Наиболее близким техническим решением к предполагаемому является запоминающее устройство С автономным контролем 2, содержащее блоки памяти с адресными входами, входом записи, входом чтения, информационными входами и выходами, входами и выходами контрольных

разрядов, три формирователя четности, три формирователя контрольного слова, три блока поразрядного сравнения, блок элементов ИЛИ, первый и второй дешифраторы, преобразователь четырехразрядного двоичного кода в пятиразрядный, блок обнаружения ошибок, два блока элементов И, блок коррекции ошибок, причем информационные входы блоков памяти соединены с входами трех формирователей четности, выходы которых подключены к входам контрольных разрядов первой, второй и третьей групп блоков памяти6, выходы контрольных разрядов первой, второй и третьей групп которых подключены соответственно к одним из входов первого, второго и третьего блоков поразрядного сравнения, другие входы которых соединены соответственно с выходами первого, второго и третьего формирователей контрольного слова, входы которых подключены к информационным выходам блоков памяти и входам первой группы блока коррекции ошибок,входы второй группы которого соединены с выходами первого блока элементов И, первые входы которых подключены к выходам первого блока поразрядного сравнения и входам первой группы блока обнаружения ошибок, входы второй группы и один из выходов которого соединены соответственное выходами второго блока поразрядного сравнения и с вторыми входами первого блока элементов И, выходы блока обнаружения ошибок являются контрольными выходами устройства, выходы третьего блока поразрядного сравнения соединены с входами третьей группы блока обнаружения ошибок, первыми входами второго блока элементов И и первыми входами блока элементов ИЛИ. вторые входы и выходы которых подключены соответственно к выходам первого блока поразрядного сравнения и к одним из входов первого дешифратора, другие входы и выходы которого соединены соответственно с выходами второго блока поразрядного сравнения, С входами четвертой грурпы блока обнаружения ошибок, третьими входами первого блока элементов И и вторыми входами второго блока элементов И, третьи входы которого подключены к одному из выходов блока обнаружения ошибок, а выходы второго блока элементов И - к входам третьей группы блока коррекции, информационные входы и выходы преобразователя четырехразрядного двоичного кода е пятиразрядный соединены соответственно с выходами блока элементов ИЛИ и с информационными входами первой группы второго дешифратора, информационные входы второй группы которого подключены к выходам второго блока поразрядного сравнения, выходы второго дешифратора соединены с входами четвертой группы входов блока обнаружения ошибок, третьими входами первого блока элементов И и вторыми входами второго блока элементов И, выход блока коррекции является информационным выходом устройства.

0 В этом устройстве при записи информации в формирователях четности в соответст- вии с проверочной матрицей кода вырабатываются контрольные разряды, которые записываются в соответствующие

5 блоки памяти группы При считывании формирователи контрольного слова формируют контрольные сигналы, которые сравниваются с контрольными разрядами кодовой комбинации, считанной из блоков памяти

0 группы По результатам сравнения блок обнаружения ошибок производит обнаружение ошибок и анализа возможности их коррекции Дешифраторы, блок элементов ИЛИ и преобразователь четырехразрядного

5 двоичного кода в пятиразрядный производят локализацию отдельно четного и нечетного отказавшего блока памяти группы и позиции отказавших разрядов в этом блоке Блоки элементов И и блок коррекции выпол0 няют коррекцию ошибок в считываемой информации В зависимости от сигналов с выходов блоков сравнения и дешифраторов в устройстве исправляются в одном блоке памяти все пакетные ошибки с разрядно5 стью равной или меньшей разрядности блоков памяти Кроме того, в зависимости от сигналов с выходов блоков сравнения и дешифраторов в блоке обнаружения ошибок реализуется контроль на наличие ошибок в

0 двух блоках памяти. В устройстве, таким образом, исправляются одиночные модульные ошибки и обнаруживается 80% двойных модульных ошибок. Однако в данном устройстве невозможно исправление двой5 ных модульных ошибок и обнаружение модульных ошибок большей кратности, которые часто возникают в запоминающих устройствах большой емкости вследствие накопления с течением времени корректи0 руемых отказов элементов памяти.

Недостатком данного устройства является низкая достоверность контроля устройства.

Цель предполагаемого изобретения 5 повышение достоверности контроля устройства.

Поставленная цель достигается тем, что в запоминающее устройство с автономным контролем, содержащее группу блоков памяти, три формирователя четности, два блока элементов Л, блок обнаружения ошибок, блок коррекции ошибок, причем выходы блоков элементов И соединены соответственно с вторым и третьим входом блока коррекции ошибок, выход которого являет- ся информационным выходом устройства, адресные входы всех блоков памяти группы объединены и являются адресным входом устройства, входы записи всех блоков памяти группы объединены и являются входом записи устройства, входы чтения всех блоков памяти группы объединены и являются входом чтения устройства, входы трех формирователей четности объединены и являются информационным входом устройства, дешифратор, формирователь синдрома, входы которого соединены с соответствующими выходами блоков памяти групп, введены блок сумматоров пи модулю два. блок сравнения и блок анализа ошибок, кроме того, каждый блок памяти группы содержит коммутатор, группу накопителей, блок контроля, блок мультиплексоров, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. группу элементов ИЛИ и регистр с счетным входом, причем разряды информационных входов первых n-З блоков памяти группы (п - число блоков памяти в устройстве) соединены с соответствующими разрядами информационного входа устройства, разряды инфор- мационных входов (п-2)-го, (п-1)-го и п-го блока памяти группы соединены с разрядами выходов соответственно первого, второго и третьего фбрмирователей четности, в каждом блоке памяти группы старшая часть разрядов адресного входа соединена с адресными входами всех накопителей группы, младшая часть разрядов адресного входа соединена с адресным входом коммутатора и блока мультиплексоров, вход записи сое- динен с входами записи всех накопителей группы, вход чтения соединен с входами чтения всех накопителей группы, разряды информационного входа соединена с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы и с информационным входом коммутатора, выход которого подключен к информационным входам первых N накопителей группы (N - число накопителей для хранения ин- формационных разрядов в одном блоке памяти), разряды информационных выходов которых соединены с соответствующими разрядами информационного входа блоха контроля и блока мультиплексоров, выход блока контроля подключен к выходу контрольных сигналов блока памяти, разряды выхода блока мультиплексоров соединены с вторыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы и с раз-

рядами информационного выхода блока памяти, выходы элементов ИКСЛЮЧАЮЩЕЕ ИЛИ группы соединены с первыми входами соответствующих элементов ИЛИ группы, выходы которых соединены с соответствующими разрядами информационного входа регистра с счетным входом, выход которого подключен к информационному входу (N н- 1)-го накопителя группы, разряды информационного выхода которого соединены с вторыми входами соответствующих элементов ИЛИ группы и с входом контрольных разрядов блока контроля, разряды выходов контрольных сигналов блоков памяти группы соединены с соответствующими разрядами третьего входа блока анализа ошибок, с разрядами входа блока сумматоров по модулю два, кроме того, разряды выходов контрольных сигналов первых n-З блоков памяти группы соединены с третьими входами соответствующих элементов И второго блока, кроме того, разряды информационных выходов первых n-З блоков памяти группы соединены с соответствующими разрядами первого входа коррекции ошибок, разряды выходов формирователя синдрома соединены с соответствующими разрядами входа блока обнаружения ошибок, выход сигнала двойной модульной ошибки которого соединен с первым входом блока анализа ошибок и с вторыми входами элементов И второго блока, разряды выхода сигналов одиночной модульной ошибки блока обнаружения ошибок соединены с соответструющими разрядами второго входа блока анализа ошибок и с первыми, входами соответствующих элементов И первого блока, кроме того, разряды выхода первого формирователя синдрома соединены с соответствующими разрядами первого входа блока сравнения, с разрядами четвертого входа блока анализа ошибок и с вторыми входами соответствующих элементов И первого блока, выход блока сумматоров по модулю два подключен к второму входу блока сравнения, первый выход которого подключен к входу дешифратора, разряды выхода которого соединены с четвертыми входами соответствующих элементов И второго блока, второй выход блока сравнения соединен с первыми входами элементов И второго блока и с пятым входом блока анализа ошибок, первый выход которого является выходом сигналов контроля блоков памяти устройства, второй выход блока анализа является контрольным выходом сигнала НЕИСПРАВИМАЯ ОШИБКА устройства.

Использование в известном запоминающем устройстве с автономным контролем блока сумматоров по модулю два, блока

сравнения, блока анализа ошибок, а также в каждом блоке памяти группы коммутатора, группы накопителей, блока контроля, блока мультиплексоров, группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. группы элементов ИЛИ и регистра с счетным входом является необходимым, а в сбвокупности их связей с элементами устройства достаточным для достижения поставленной цели - повышения достоверности контроля устройства за счет использования помехоустойчивого кодирования информации, хранимой в блоках памяти группы. Необходимо отметить, что указанная совокупность признаков в устройствах данного класса не встречается. Это позволяет сделать вывод о соответствии технического решения критерию существенные отличия.

На фиг. 1 представлена функциональная схема запоминающего устройства с ав- тономным контролем; на фиг. 2 функциональная схема блока анализа ошибок; на фиг. 3 - функциональная схема блока контроля; на фиг. 4 - функциональная схема блока сравнения; на фиг. 5 - функционэль- нал схема дешифратора; на фиг. 6 - показа- на структура используемого в устройстве корректирующего кода.

Устройство содержит (фиг. 1) группу 1 блоков памяти 1-1-1-п, адресный 2 вход устройства, входы записи 3 и чтения 4 устройства, информационный 5 вход устройства, выход 6 сигналов контроля блоков памяти устройства, контрольный выход 7 сигнала НЕИСПРАВИМАЯ ОШИБКА, ин- формационный выход 8 устройства, формирователи четности 9-11 с первого по третий, в каждом блоке памяти коммутатор 12, группу накопителей 13-1-13-(N+1), блок 14 контроля, блок 15 мультиплексоров, блок 16 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 17 элементов ИЛИ, регистр 18 со счетным входом, кроме того, устройство содержит блок 19 обнаружения ошибок, формирователь синдрома, состоящий из трех блоков 20-22. блок 23 сумматоров по модулю два, блок 24 сравнения, дешифратор 25, первый 26 и второй 27 блоки элементов И, блок 28 анализа ошибок и блок 29 коррекции ошибок.

Элементыустройства соединены следу- ющмм образом (фиг. 1). Адресные входы всех блоков памяти группы объединены и являются адресным 2 входом устройства, входы записи всех блоков памяти группы объединены и являются входом записи 3 устройства, входы чтения всех блоков памяти группы объединены и являются входом чтения 4 устройства, входы формирователей 9-11 четности объединены и являются информационным 5 входом устройства, разряды информационных входов блоков 1-1-1- (п-3) памяти группы соединены с соответствующими разрядами информационного 5 входа устройства, разряды информационных входов блоков 1-(п-2), 1-(п-1) и 1-п памяти группы соединены с разрядами выходов соответственно первого 9,второго 10 и третьего 11 формирователей четности, в каждом блоке памяти группы 1 старшая часть разрядов адресного входа соединена с адресными входами всех накопителей 13- 1-13-(N+1) группы, младшая часть разрядов адресного входа соединена с адресным входом коммутатора 12 и блока 15 мультиплексоров, вход записи соединен с входами записи всех накопителей 13-1-13-(N+1) группы, вход чтения соединен с входами чтения всех накопителей 13-1-13-(N+1) группы, разряды информационного входа соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 16 и с информационным входом коммутатора 12, выход которого подключен к информационным входам накопил.ей 13-1- 13-N группы, разряды информационных выходов которых соединены с соответствующими разрядами информационного входа блока 14 контроля и блока 15 мультиплексоров, выход блока 14 контроля подключен к выходу контрольных сигналов блока памяти группы 1, разряды выхода блока 15 мультиплексоров соединены с вторыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 16 и с разрядами информационного выхода блока памяти группы 1. выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ блока 16 соединены с входами соответствующих элементов ИЛИ блока 17, выходы которых соединены с соответствующими разрядами информационного входа регистра 18 с счетным входом, выход которого подключен к информационному входу накопителя 13-(N+1) группы, разряды информационного выхода которого соединены с вторыми входами соответствующих элементов ИЛИ блока 17 и с входом контрольных разрядов блока 14 контроля, разряды выходов контрольных сигналов блоков 1-1-1-п памяти группы соединены с соответствующими разрядами третьего входа блока 28 анализа ошибок, с разрядами входа блока 23 сумматоров по модулю два, кроме того, разряды выходов контрольных сигналов блоков 1-1-1-(п-3) памяти группы соединены с третьими входами соответствующих элементов И второго 27 блока, разряды информационных выходов блоков 1-1-1-п памяти группы соединены с соответствующими разрядами входов блоков 20-22 формирователя синдрома, кроме того, разряды информацонных выходов блоков 1-1-1-(п-3) памяти группы соединены с соответствующими разрядами первого входа блока 29 коррекции ошибок, разряды выходов блоков 20-22 формирователя синдрома соединены с соответствующими разрядами входа блока 19 обнаружения ошибок, выход сигнала двойной модульной ошибки которого соединен с первым входом блока 28 анализа ошибок и с вторыми входами элементов Л второго 27 блока, выход которого подключен к третьему входу блока 29 коррекции ошибок, разряды выхода сигналов одиночной модульной ошибки блока 19 обнаружения ошибок соединены с соответствующими разрядами второго входа блока 28 анализа ошибок и с первыми входами соответствующих элементов И первого 26 блока, выход которого подключен к второму входу блока 29 коррекции ошибок, выход которого является информационным 8 еыходом устройства, кроме того, разряды выхода первого блока 20 формирователя синдрома соединены с соответствующими разрядами первого входа блока 24 сравнения, с разрядами четвертого входа блока 28 анализа ошибок и с вторыми входами соответствующих элементов И первого 26 блока, выход блока 28 сумматоров по модулю два подключены к второму входу блока 24 сравнения, первый выход которого подключен к входу дешифратора 25, разряды выхода которого соединены с четвертыми входами Соответствующих элементов И второго 27 блока, второй выход блока 24 сравнения соединен с первыми входами элементов И второго 27 блока и с пятым входом блока 28 анализа ошибок, первый выход которого является выходом 6 сигналов контроля блоков памяти устройства, второй выход блока 28 анализа ошибок является контрольным выходом 7 сигнала НЕИСПРАВИМАЯ ОШИБКА устройства.

Функциональная схема блока 28 анализа ошибок содержит, например, (фиг. 2) шифратор 30, преобразующий унитарный код в двоичный, блок 31 элементов ИЛИ, блок 32 мультиплексоров, элемент 33 ИЛИ, блок 34 сумматоров по модулю два, элемент 35 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ. первый 36 и второй 37 элементы И, первый 38 и второй 39 элементы ИЛИ.

Функциональная схема блока 14 контроля содержит (фиг. 3), например, две r0yfi- пы 40 и 41 сумматоров по модулю два.

Функциональная схема блока 24 сравнения содержит (фиг. 4), например, группу 42 блоков сумматоров по модулю два, группу 43 элементов ИЛИ-НЕ и элемент 44 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ.

Функциональная схема дешифратора 25 содержит (фиг. 5), например, группу 45 5 элементов ИЛИ.

Формирователи 9-11 четности могут быть построены на сумматорах по модулю два и выдают на свои выходы значения контрольных разрядов, как дополнение до чет- 10 ности числа единиц в группах разрядов информационного слова в соответствии с проверочной матрицей HGF(2)- подкода кода Рида-Соломона.

Блоки 20-22 формирователя синдрома

5 построены на сумматорах по модулю два и

выдают на свои выходы значения разрядов

синдрома, как сумма пб модулю два групп

разрядов кодового слова в соответствии с

проверочной матрицей HGF(2) - подкода ко0 да Рида-Соломона.

Блок 19 обнаружения ошибок содержит блоки обнаружения ошибок в 1-том модуле, элемент ИЛИ, элемент ИЛИ-НЕ и элемент И. Каждай блок обнаружения ошибок в 1-том 5 модуле содержит группу сумматоров по модулю два и элемент И. Функциональная схема и описание работы блока 19 обнаружения ошибок приведены в (4).

0 Блок 29 коррекции ошибок содержит, например, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ по числу информационных разрядов в слове. Первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответствующими

5 разрядами первого входа блока 29 коррекции ошибок, вторые входы элементов являются соответствующими разрядами второго входа, а третьи входы элементов - разрядами третьего входа.

0 Блок 23 сумматоров по модулю два содержит b-разрядные сумматоры по модулю два, где b - разрядность одного блока памяти (разрядность модульной ошибки). Число b - разрядных сумматоров по модулю два в

5 блоке 23 равно п /2-(п-2), где п - число блоков памяти в устройстве. Выходы Ь-раз- рядных сумматоров по модулю два являют ся выходом блока.

Устройство работает следующим обра0 зом. Адрес, поступающий по входу 2 устройства, состоит из двух частей - старшей и младшей. Старшая часть разрядов адреса соответствует адресу страницы памяти и поступает на адресные входы накопителей

5 всех блоков памяти устройства Младшая

часть разрядов адреса соответствует адресу слова в странице памяти и поступает на адресные входы коммутатора 12 и блока 15 мультиплексоров всех блоков памяти устройства.

Рассмотрим работу устройства в режиме записи. При записи значения разрядов информационного слова по входу 5 устройства поступают на входы формирователей 9-11 четности, которые формируют контрольные разряды СР(2)-подкода кода Рида- Соломона в соответствии с проверочной матрицей Н.

Изобретение относится к вычислительной технике и может быть использовано в системах памяти повышенной надёжности. Цель изобретения - повышение достоверности контроля устройства. Устройство содержит группу блоков памяти, формирователи четности, в каждом блоке памяти ком- мутатбр, группу накопителей, блок контроля, блок мультиплексоров, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. блок элементов ИЛИ, регистр со счетным входом, кроме того, устройство содержит блок обнаружения ошибок, формирователь синдрома, состоящий из трех блоков, блок сумматоров по модулю два, блок сравнения, дешифратор, первый и второй блоки элементов И, блок анализа ошибок и блок коррекции ошибок. Устройство позволяет исправить одиночные и двойные модульные ошибки, а также обнаружить тройные модульные ошибки. 6 ил.

Н

«... I ... I

М...

IOO

h ... hj... 010

I h2 ... h2J... оЬГ где b - разрядность 6floka памяти устройства: - единичная подматрица размерности b x b: О - нулевая подматрица размерности

b x b; г - подматрица размерности b x b, определяемая выражением:

r/ + b-1/ + b-2.,./ + b-b

где а

/8 + b-i

- Столбец, соответствующий

/S + b-i остатку от деления хна порождаю-

щий многочлен G(X) степени b; ft- показатель степени матрицы. 1 .

При записи информационное слово делится на пакеты, разрядность которых равна разрядности блоков памяти устройства. Каждый-1-тый пакет информационных разрядов по входу 5 устройства поступает на информационный вход соответствующего блока 1-1 памяти. Максимально возможное количество разрядов в информационном слове устройства ограничено разрядностью блоков памяти и определяется выражением: К Ь(2Ь - 1). При этом общее число блоков памяти в устройстве n 2ь+2. Количество контрольных разрядов, поступающих с выходов формирователей 9, 10 и 11 на информационные входы блоков памяти соответственно 1-(п-2), 1-(п-1) и 1-п определяется выражением:

г ЗЬ.

Для примера, при разрядности блока памяти устройства проверочная Н-мат- рица кода имеет вид:

Н

I I I I I I I I I I I I I II I О О

I hVhWhVhV h1W2h13h14oio ih2hWh10h1VVh3h5h7... h3ooi

Ui

U15 СЗ С2 Cl

где Ui - UIB- пакеты информационных разрядов, a Ci-Сз- пакеты контрольных разрядов слова. При этом fr - подматрицы имеют

ВИД

10

15

20

.0,

0 5

0

6

O

5

В режиме записи по адресу со входа 2 устройства в каждом блоке памяти вначале производится считывание соответствующего пакета разрядов слова, хранимого в одном из накопителей 13-1-13-N, определяемом младшей частью разрядов адреса. При этом в блоке памяти b - разрядные пакеты различных слов, считанные из всех накопителей 13-1-13-N по старшей части разрядов адреса, образуют строку страницы памяти устройства (фиг. 6). Данная строка в блоке 14 контроля проверяется на соответствие контрольным разрядам, считываемым из накопителя 13-(N+1) Эти контрольные разряды формируются в процессе работы устройства в соответствии с Н-мат- рицей кода:

I I...I I Ui... UNCO

где Ui-lJN - пакеты информационных разрядов строки одного блока памяти; С0 - пакет контрольных разрядов строки. Все пакеты С0 контрольных разрядов строк блоков памяти 1-1-1-п образуют контрольное слово страницы памяти, считываемой по старшей части адреса из накопителей 13-1-13-N всех блоков памяти устройства (см фиг, 6).

В каждом блоке памяти предварительно считанный пакет разрядов строки страницы

с выхода блока 15 мультиплексоров ггосту- пает на первые входы группы 16 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, на вторые входгы которых поступают значения разрядов записываемого в данный блок памяти пакета слова. С выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ блока 16 сигналы несравнения считанного пакета с записываемым поступают через блок 17 элементов ИЛИ на вход регистра 18 с счетным входом, в которой записаны также предварительно считанные контрольные разряды соответствующей строки страницы памяти с выхода накопителя 13-(N+1) данного блока памяти устройства. Путем записи сигналов несравнения пакетов в регистр 18с счетным входом производится коррекция контрольных разрядов строки страницы, которые 6 вУхода регистра 18 поступают на информационный вход накопителя 13-(N+1). После этого по сигналу со входа 3 устройства производится в каждом блоке памяти запись пакета разрядов слоба в соответствующий накопитель (13-1-13-N и запись контрольных разрядов строки страницы в накопитель 13-(N+1). Запись информации в накопитель 13 осуществляется при изменении информации на входе этмх накопителей

В режиме считывания по адресу с входа 2 устройства и сигналу с входа 4 на информационный выход каждого блока памяти с выхода блока 15 мультиплексоров поступает пакет разрядов слова Кроме того, на выход контрольных сигналов каждого блока памяти поступают сигналы с выхода блока 14 контроля. Разряды считанного слова поступают с информационных выходов блоков памяти устройства на соответствующие разряды первого взода блока 29 коррекции и на входы формирователя синдрома, который в соответствии с Н-матрицей GF(2) - по Дкода кода Рида-Соломона формирует проверочный синдром, состоящий из трех Ь-р аз ряд- ных пакетов Зз, $2 и Si, каждый из которых выдает соответственно формирователь 20, 21 и 22. В блоке 19 обнаружения ошибок осуществляется анализ синдрома и вырабатываются контрольные сигналы обнаружения одиночных модульных ошибок, каждый из которых соответствует своему блбкУ памяти, и контрольный сигнал обнаружения двойной модульной ошибки (т.е. ошибки в разрядах двух пакетов считанного слова, соответствующих каким-либо двум блокам памяти устройства). При обнаружении одиночной модульной ошибки в считываемом слове пакет разрядов Зз синдрома однозначно указывает на структуру ошибки. Единичные значения разрядов синдрома Зз указывают при одиночной ошибке на искаженные разряды в соответствующем пакете слова. Таким образом, путем подачи сигналов обнаружения одиночных модульных ошибок и пакета разрядов Зз синдрома на 5 входы первого 26 блока элементов И с разрядов его выхода на блок 29 поступают сигналы, при помощи которых производится коррекция искаженных разрядов в пакете считываемого слова, Например при искэже0 нии разрядов во втором пакете считываемого слова в блоке 19 обнаружения ошибок выработается единичный сигнал с второго разряда выхода сигналов одиночной модульной ошибки, соответствующего второ5 му блоку памяти устройства. При этом с выхода формирователя 20 разряды пакета Зз синдрома по единичному сигналу с второго разряда выхода сигналов одиночной модульной ошибки блока 19 через блок 26

0 поступят на вторые входы соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ блока 29, на первые входы которых поданы значения разрядов информационного выхода второго блока памяти устройства. На выходах дан5 ной группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ блока 29 будут сформированы разряды исправленного второго пакета слова. Например, если исходный 4-хразрядный пакет слова имел значение 1010, а искаженный

0 имеет значение 1101, то пакет Зз синдрома примет значение 0111. Путем подачи значений разрядов искаженного пакета слова на первые входы соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а значений разря5 дов пакета Зз синдрома на вторые входы

данных элементов на их выходах получим

значения разрядов 1010 исходного пакета.

При обнаружении двойной модульной

ошибки в блоке 19 обнаружения ошибок па0 кет Зз синдрома будет иметь значение суммы по модулю два значений одноименнУх разрядов выходов контрольных сигналов блоков памяти, в которых исказилась информация. В блоке 23 сумматоров по моду5 лю два формируются контрольные суммы значений одноименных разрядов различных пар выходов контрольных сигналов блоков памяти, В блоке 24 сравнения данные контрольные суммы сравниваются со значе0 нием пакета Зз синдрома. Результаты сравнения поступают на дешифратор 25. Если сравнение произошло с какой-либо контрольной суммой, то дешифратор вырабатывает на двух соответствующих разрядах

5 своего выхода единичные сигналы, по которым при помощи второго 27 блока элементов И контрольные сигналы блоков памяти с искаженной информации поступают на третьи входы соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ блока 29. где производится коррекции считываемого слова. Таким образом, в устройстве осуществляется исправление пакетов разрядов считываемого слова, соответствующих двум блокам памяти (т.е. исправление двойной модульной ошибки).

Рассмотрим, например, случай двойной модульной ошибки, когда искажение разрядов произошло во втором и четвертом пакете слова. Пусть исходное значение второго пакета было 1001, а четвертого - 0101 (Ь 4). При считывании получили искаженные значения этих пакетов соответственно 1100 и 0110. С выходов контрольных сигналов блоков памяти 1-2 и 1-4 в этом случае имеем ненулевые синдромы соответственно 0101 и 0011. Кроме того, в блоке 19 обнаружения ошибок выработается сигнал1 двойной модульной ошибки, а с выхода формирователя 20 синдром Зз 0110. В блоке 24 при этом вырабатывается единичный сигнал сравнения контрольной суммы синдромов блоков памяти 1-2 и 1-4 с синдромом Зз(0101©0011 0110). По данному сигналу С второго и четвертого разрядов выхода де- шифратора 25 на четвертые входы соответствующих элементов И второго 27 блока поступят единичные сигналы, по которым на третьи входы соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ блока 29 поступят контрольные сигналы с выходов блоков 1-2 и 1-4 памяти. На первые входы этих же элементов ИСКЛЮЧАЮЩЕЕ ИЛИ блока 29 поступят разряды мскзженных пакетов. Нэ вторых входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ блока 29 будут нулевые уровни сигналов с выходов элементов И первого 26 блока. Таким образом, в блоке 29 произойдет коррекция искаженных разрядов в пакетах считываемого слова.

Кроме коррекции одиночных или двойных модульных ошибок в устройстве в блоке 28 анализа ошибок производится обнаружение модульных ошибок большей кратности. В частности, в устройстве обеспечивается обнаружение тройных модульных ошибок с выдачей на контрольный выход 7 сигнала НЕИСПРАВИМАЯ ОШИБКА. При возникновении тройной модульной ошибки в считываемом слове в блоке 19 будет выработан ложный сигнал обнаружения одиночной модульной ошибки. В блоке 28 анализа ошибок (фиг. 2) в блоке 34 сумматоров по модулю два в. этом случае произойдет несравнение синдрома S с выхода формиро- вателя 20 с синдромом, считанным с выхода контрольных сигналов блока памяти. При условии наличия боллее одного ненулевого синдрома с выходов контрольных сигналов блоков 1-1-1-п памяти сигнал несравнения

через элемент 36 И и элемент 39 ИЛИ поступит на контрольный выход 7 сигнала НЕИСПРАВИМАЯ ОШИБКА устройства. Кроме того, сигнал НЕИСПРАВИМАЯ ОШИБКА вырабатывается при наличии сигнала обнаружения двойной модульной ошибки с выхода блока 19 и единичного сигнала с выхода элемента 44 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ блока 24 сравнения. В этом случае обнаруживаются 70% модульных ошибок четвертой кратности в считываемом слове. В устройстве не обнаруживаются лишь те ошибки четвертой кратности, при которых в считываемом слове в двух из четырех ошибочных пакетов искажаются одни и те же разряды. Помимо выработки сигнала НЕИСПРАВИМАЯ ОШИБКА в блоке 28 анализа ошибок с выходов элементов ИЛИ блока 31 на соответствующие разряды выхода 6 устройства поступают сигналы контроля блоков памяти. Единичные уровни этих сигналов указывают на наличие сбоев или отказов в функционировании накопителей или схем обрамления соответствующих блоков памяти.

Технико-экономическое преимущество предлагаемого изобретения по сравнению с базовым, а качестве которого взят прототип, как наилучший из известных данного типа, заключается в повышении достоверности контроля устройства.

В известном ус ройстве для помехоустойчивого кодирования информации, хранимой в блоках памяти, используется код, позволяющий исправлять одиночные и обнаруживать 80% двойных модульных ошибок. В предлагаемом устройстве исправляются Одиночные и двойные модульные ошибки, а тйкже обнаруживаются тройные и 70% модульных ошибок четвертой кратности.

Важным показателем корректирующего кода является коэффициент обнаруживаемых ошибок - К, под которым понимают отношение числа обнаруживаемых ошибок к числу всех возможных ошибок. Определим во сколько раз коэффициент обнаруживав мых ошибок KI предлагаемого устройства больше коэффициента обнаруживаемых ошибок К2 известного устройства. Для определения коэффициентов обнаруживаемых ошибок Ki и К2 воспользуемся выражением:

id,

,/ Ifio

K- -JT-;

где п - число блоков памяти в устройстве, to - максимальная кратность обнаруживаемых модульных ошибок.

Предположим, что рассматриваемые устройства содержат п 18 блоков памяти Тогда для предлагаемого изобретения выражение для определения коэффициента обнаруживаемых ошибок примет вид:

Cla + de + ds + С1в 0,7

Ki

«22.

Для известного устройства.

„ Cla + ds 0.8 К2 ЈТ5

Тогда

JSl - Cla + С2в + ds + С1в OJ

К2CJe + ds 0.8

Следовательно, предлагаемое устройство позволит существенно повысить достоверность контроля.

Таким образом, за счет использования в известном устройстве блока сумматоров по модулю два, блока сравнения, блока анализа ошибок, а также в каждом блоке памяти коммутатора, группы накопителей, блока контроля, блока мультиплексоров, блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блока элементов ИЛИ и регистра с счетным входом достигается поставленная цель - повышение достоверности контроля устройства

Формула изобретения

Запоминающее устройство с автономным контролем, содержащее группу блоков памяти, три формирователя четности, формирователь синдрома, блок обнаружения ошибок, дешифратор, два блока элементов И, блок коррекции ошибок выходы которого является информационными выходами устройства, входы второй и третьей групп блока коррекции ошибок соединены соответственно с выходами первого и второго блоков элементов И, выходы формиро- вателясиндромасоединены

соответственно с входами блока обнаружения ошибок и с входами первой группы первого блока элементов И, входы второй группы которого соединены с выходами первой группы блока обнаружения ошибок, информационные входы блоков памяти группы и входы формирователей четности объединены и являются информационными входами устройства, адресные входы блоков памяти группы объединены и являются адресными входами устройства, входы записи и чтения блоков памяти группы объединены и являются соответственно входами записи и чтения устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены блок сумматоров по модулю два, блок сравнения и блок анализа ошибок, а каждый блок памяти группы содержит коммутатор, группу накопителей, блок контроля, блШ

мультиплексоров, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок элементов ИЛИ и регистр со счетным входом, выходы которого подключены к информационным входам на- 5 копителя контрольных разрядов группы, выходы которого соединены с входами первой группы блока контроля и входами первой группы блока элементов ИЛИ, входы второй группы которого Соединены с выходами

0 блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, входы первой группы которого соединены с информационными входами коммутатора и являются информационными входами блока памяти, старшая часть адресных разрядов

5 блока памяти соединена с адресными входами коммутатора и блока мультиплексоров, информационные входы которого соединены соответственно с выходами накопителей группы и с входами второй груп0 пы блока контроля, выходы которого являются контрольными выходами блока памяти, входы записи и чтения накопителей группы объединены и являются соответственно входами записи и чтения блока

5 памяти, выходы коммутатора подключены соответственно к информационным входам накопителей группы, выходы блока мультиплексоров соединены с входами второй группы блока элементов ИСКЛЮЧАЮЩЕЕ

0 ИЛИ и являются информационными выходами блока памяти, выходы первого, второго и третьего формирователей четности соединены соответственно с информационными входами первого, второго и третьего

5 блоков памяти контрольных разрядов группы, контрольные выходы блоков памяти группы соединены соответственное входами блока сумматоров по модулю два, с входами первой группы второго блока

0 элементов И и с входами первой группы блока анализа ошибок, входы второй и третьей групп которого соединены соответственно с выхода ми формирователя синдрома и выходами блока обнаружения ошибок,

5 выход сигнала двойной модульной ошибки которого соединен с первым входом блока анализа ошибок и с первым входом второго блока элементов И, второй вход которого соединен с выходом блока сравнения и с

0 вторым входом блока анализа ошибок, выходы которого являются контрольными выходами устройства, информационные выходы блоков памяти группы соединены соответственно с входами формирователя

5 синдрома и с входами первой группы блока коррекции ошибок, выходы блока сумматоров по модулю два соединены с входами первой группы блока сравнения, входы второй группы которого соединены с соответствующими выходами формирователя

синдрома, группа выходов блока сравнения которого соединены с входами второй груп- срединена с входами дешифратора, выходы пы второго блока элементов И.. ,

П

Ш; У;

1

Ј$ rpiuo

OfVpum

ОИ)9Ш

ОЮ&.М

Фф.б

am vfrxofx/mesfe/

See . tfrioffoo trfftrfftK/L

Kfo2

Of HorxoM/ffrejftj tf-l + te-tf Bee daoxaJ tT&tffmf /