Запоминающее устройство с коррекцией ошибок Советский патент 1982 года по МПК G11C29/00 

(5) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С КОРРЕКЦИЕЙ ОШИБОК

Предлагаемое изобретение относит ся к автоматике и вычислительной те нике и может быть использовано в процессоре электронной вычислительной машины для хранения информации с возможностью обнаружения и исправ ления ошибок. По основному авт. св. № .0 известно запоминающее устройство с коррекцией ошибок, содержащее матричный накопитель, соединенный с ре гистром адреса и информационным регистром, выход которого подключен к первому входу блока контроля, логический блок, первый и второй входы которого подключены соответственно к выходам регистра адреса и информа ционного регистра, а выход соединен с входом генератора четности и информационным входом регистра адреса формирователь запросов управления, входы которого подключены к выходу блока контроля и входу устройства. выход соединен с входом блока управления , выход которого подключен к управляющим входам регистра адреса, информационного регистра и логического блока, селектор, блок поразрядного сравнения, регистр четности столбцов, элемент НЕ и дополнительный информационный регистр, входы которого подключены соответственно к выходам логического блока, информационного регистра и генератора четности, а выход соединен с одним из входов матричного накопителя и первым входом блока поразрядного сравнения, второй вход которого подключен к выходу блока селектора, входы селектора соединены соответственно с выходами информационного регистра и регистра четности столбцов, входы которого подключены к выходу блока поразрядного сравнения и входу устройства, который через элемент НЕ соединен с вторым входом блока контроля, выход регистра четности столб3цов подключен к третьему входу логического блока, управляющие входы дополнительного информационного регист ра, блока поразрядного сравнения и селектора соединены с выходом блока управления Ст }. Недостатками известного устройства являются низкая эффективность контроля, что объясняется низким быстродействием при исправлении ошибок (чтобы исправить одиночную ошибку, необходимо последовательно-считать информацию из всего матричного накопителя, что требует значительных затрат времени) и невозможностью обнаружения кратных ошибок (двойных четырехкратных и т.д.). Цель изобретения - повышение эффективности контроля. Поставленная цель достигается тем что в запоминающее устройство с коррекцией ошибок дополнительно введены матричный накопитель, блок анализа кратных ошибок, селектор адреса, счетчик адреса и блок задания цикла проверки, первый вход которого подключен к выходу блока управления а второй вход блока задания цикла проверки является вторым входом устройства, первый выход блока задания цикла проверки подключен к соответствующему входу формирователя запросов управления, а второй выход блока задания цикла проверки подключен к входу счетчика адреса, выход которого подключен к первому информационному входу селектора адреса и к соответствующему входу логического блока, второй информационный вход селектора адреса подключен к выходу регистра адреса, управляющий вход селектора адреса подключен к соответствующему выходу блока управления и к первому входу блока анализа крат ных ошибок, второй вход которого под ключен к выходу регистра четности столбцов и к первому входу дополнительного матричного накопителя, второй вход дополнительного матричного накопителя подключен к выходу селек тора адреса, а выход дополнительного матричного накопителя подключен к вторым информационным входам регистра четности с обцов. Кроме того, блок задания цикла проверки содержит триггер, элементы И и счетчик, первый вход которого является первым входом блока за604Дания цикла проверки, выход счетчика подключен к первому входу триггера, выход которого подключен к первым входам первого и второго элементов И, выходы первого и второго элементов И являются соответственно первым и вторым выходами блока задания цикла проверки, вторые входы счетчика, три|- гера и элементов И являются вторым входом блока задания цикла проверки. Кроме того, блок анализа кратных ошибок содержит регистр и счетчик,выход которого является выходом блока анализа кратных ошибок, первый вход счетчика подключен к выходу регистра, первый вход которого является первым входом блока, вторые входы регистра и счетчика являются вторым входом блока анализа кратных ошибок. На фиг. 1 изображена блок-схема запоминающего устройства с коррекцией ошибок; на фиг. 2 - блок задания цикла проверки; на фиг. 3 блок анализа кратных ошибок; на фиг. А блок управления; на фиг. 5 - формирователь запросов управления; на фиг. 6 - логический блок. Запоминающее устройство с коррекцией ошибок (фиг. 1) содержит матричный накопитель 1, информационный регистр 2, блок 3 контроля, селектор k, дополнительный информационный регистр 5 логический блок 6, формирователь 7 запросов управления, блок 8 управления, регистр 9 адреса, регистр 10 четности столбцов, блок 11 поразрядного сравнения, блок 12 задания цикла проверки, селектор 13 адреса, блок 14 анализа кратных ошибок, генератор 15 четности, дополнительный матричный накопитель 16, счетчик 17 адреса, вход 18 сброса устройства, элемент НЕ 19 синхровход 20 устройства, выход 21 устройства. Блок 12 задания цикла проверки (фиг. 2) содержит первый и второй входы 22 и 23 блока, счетчик 2, триггер--25, первый и второй элементы И 26 и 27, первый и второй выходы 28 и 29 блока. Блок 14 анализа кратных ошибок (фиг. 3) содержит выход 30 узла, регистр 31 сдвига, счетчик 32, вход 33 данных и вход 34 управления. Блок 8 управления (фиг. 4) содержит память 35 микрокоманд, регистр 36 микрокоманд, выход 37 блока.

дешифратор 38 микроопераций и вход 39 памяти 35 микрокоманд.

Формирователь 7 запросов управления (фиг. 5) содержит первый вход tO шифратора tl, второй и третий входы и 3 шифратора k, выход 37 блока 8 управления, регистр 44 адреса микрокоманды и выход 45 формирователя.

Логический блок 6 (фиг. 6) содержит местную память 46, арифметическологический узел 47i первый и второй мультиплексоры 48 и 49, третий и четвертый входы 50 и 51 блока, второй и первый входы 52 и 53 блока, выход 54 блока.

Устройство работает следующим образом.

В матричном накопителе 1 (фиг. 1) .хранятся N-разрядные слова памяти, в которых размещаются команды программы и данные. Каждое слово памяти имеет один контрольный разряд, образованный суммированием по модулю 2 (и последующим инвертированием результата) информационных разрядов слова, т.е. физическая длина слова памяти равна N + 1 разрядов. Кроме .того, матричный накопитель Т логически разделен на п-е количество страниц. Группе i-x разрядов всех с/юв (для i t,2,3.. .N.N+1) каждой страницы памяти приписан один контролы:Ш1й разряд - разряд четности стобца п-й страницы (если расположить слова памяти, то i-й столбец п-й страницы). Все N + 1 разряды четности столбцов сгруппированы в (N + 1)-разрядные слова четности столбцов каждой страницы. Каждый i- разряд слова четности столбцов страницы образуется суммированием по модулю 2 (с инвертированием результата) всех разрядов I-го столбца страницы. Таким образом, для всего матричного накйпителя 1 полагается п слов четности столбцов. Все слова четности столбцов хранятся в ячейках дополнительного матричного накопителя 1б. Емкость накопителя 16 опреде-i ляется числом страниц матричного накопителя 1.

При запуске устройства на входе 8 сброса устройства вырабатывается сигнал сброса, приводящий систему в исходное состояние. По этому сигналу все разряды регистра 10 четности столбцов принудительно устанавливаются в 1, счетчик 17 адреса пpиJ имает значение - 1 и формирователь 7 запросов управления выдает в блок В управления запрос на процедуру приведения системы в исходное состояние. При выполнении этой процедуры содержимое матричного накопителя 1 обнуляется и для каждого слова памяти формируется единичный контрольный разряд слова, кроме того, происходит

заполнение единицами всех слов четности столбцов в накопителе 16.

Обнуление содержимого матричного накопителя 1 и заполнение единицами матричного накопителя 16 происходит

в следующей последовательности:

1) в логическом блоке 6 подготавливается адрес первого слова первой страницы матричного накопителя 1;

2) полученный адрес засылается в регистр 9 адреса и в информационный регистр 2 из матричного накопителя 1 считывается обнуляемое слово, так как в обнуляемом слове может сказаться ошибка, работа блока 3 контроля на время приведения в исходное состояние заблокирована через элемент НЕ 19 сигналом сброса на входе 18 сброса устройства;

3) 8 дополнительный информационный регистр 5 с выхода логического блока 6 заносится нулевая информация, в контрольный разряд дополнительного информационного регистра 5

заносится выход генератора 15 четности;

4)сформированное в дополнительном информационном регистре 5 нулевое слово с единичным контрольным разрядом записывается в матричный накопитель 1;

5)адрес страницы передается из регистра 9 адреса через селектор 13 адреса на адресный вход накопителя 16

и производится заполнение единицами :из регистра 10 четности столбцов слова четности столбцов страницы;

6).в логическом блоке 6 производится модификация адоеса;

7) шаги 2-4,6 продолжаются до завершения обнуления всего матричного накопителя 1, а шаг 5 выполняется столько раз, на сколько страниц логически разбит матричный накопитель.

Таким образом, в исходном состоянии все слова памяти обнулены, контрольные разряды всех слов равны единице, в памяти четности столбцов все ячейки заполнены единицами, т.е. все разряды слов четности каждой страницы содержат единицы. При записи в матричный накопител Iпроизвольной информации по какому либо адресу выполняются следующие действия. В регистр 9 адреса помеща ется адрес слова памяти, в котором будет выполняться запись, первоначальное содержимое этого слова счит вается в информационный регистр 2. В дополнительный информационный регистр 5 с выхода логического блока Заносится новая записываемая информация. Селектор 4 по сигналу из бло ка 8 управления передает на вход бло IIпоразрядного сравнения содержимо информационного регистра 2. На другой вход блока 11 поразрядного срав нения поступает содержимое дополнительного информационного регистра 5 По сигналу из блока 8 управления се лектор 13 адреса пропускает на :адресный вход матричного накопителя 1 адрес страницы, в которую записывается информация. По этому адресу из матричного накопителя 16 в регистр четности стобцов считывается слово четности этой страницы. Если в како либо паре i-x разрядов информационного. регистра 2 (старые данные) и дополнительного информационного регистра 5 (новые данные) обнаружено несравнение, на выходе i-го разряда блока 11 поразрядного сравнения вырабатывается сигнал переключения i-ro разряда регистра 10 четности столбцов. Каждый разряд регистра 10 четности столбцов выполнен на триггере со счетным входом, изменяющем свое состояние по сигналу переключения данного разряда, который выра батывается на соответствующем выход блока 11 поразрядного сравнения. I . . Таким образом, модификация контрольного разряда столбца страницы выполняется только в .том случае, когда в соответствующий разряд слов памяти записывается единица, а преды дущее состояние этого разряда было нулевым, или при записи нуля, если в разряде перед записью была единица После изменения содержимого в регистре 10 четйости столбцов производится запись в матричный накопитель 1 новой информации и одновремен но в матричный накопитель 16 содержимого регистра 10 четности столбцо 08 Слова четности столбцов страниц сохраняют текущее состояние контрольных раз-рядов столбцов, изменяя состояние при любой модификации данных в каждой странице матричного накопителя 1 . Если в процессе обработки данных после считывания очередного слова из матричного накопителя 1 в информационный регистр 2 блок J контроля обнаруживает ошибку, в формирователь 7 запросов управления выдается сигнал о наличии ошибки. Формирователь 7 запросов управления возбуждает запрос, по которому блок 8 управления запускает последовательность действий по обработке возникшей ошибки. Эта последовательность включает сохранение содержимого регистра 9 адреса (адрес ячейки, в которой обнаружена ошибка) в местной памяти 6 логического блока 6. В регистр 10 четности столбцов передается слово четности столбцов данной страницы. Далее происходит считывание всех ячеек данной страницы матричного накопителя 1 с параллельной модификацией содержимого регистра 10 четности столбцов. Для обеспечения этой модификации в дополнительном информационном регистре 5 при выполнении чтения из матричного накопителя 1 формируется нулевая информация, поэтому на вьтход блока 11 поразрядно- . го сравнения будет выдаваться содержимое информационного регистра 2. Каждый разряд регистра 10 четности столбцов при выполнении этой последовательности будет подсчитывать контрольную сумму разрядов соответствующего столбца страницы. После очередной модификации регистра 10 четности столбцов информация, прочитанная в информационный .регистр 2, пересылается в дополнительный информационный регистр 5 и записывается в матричный накопитель 1 по прежнему адресу. После считывания всех слов страницы матричного нако;пителя 1 в регистре 10 четности столбцов будет сформирована контрольная сумма всех столбцов данной страницы матричного накопителя 1. Для определения типа возникшей ошибки содержимое регистра 10 четности столбцов передается на анализ в логический блок 6. При отсутствии ошибок или при наличии четного числа 9 ошибок в одном и том же разряде нескольких слов все разряды регистра четности столбцов будут равны единицам. Так как подсчет четности стол цов выполняется только при обнаруже НИИ ошибки, такое состояние регистра to четности столбцов будет говорить о наличии ошибки в одинаковом разряде четного числа слов страницы Одиночная ошибка приведет к тому, что контрольная сумма столбца, кото рому принадлежит разряд с ошибкой, окажется нулевой. Все разряды регистра ТО четности колонок, за исклю чением одного, в этом случае будут единичные. Для исправления одиночной ошибки результирующее содержимое регистра 10 четности столбцов инвертируется. Инвертирование обеспечивается выдачей единиц во всех разрядах на выход блока 11 поразрядного сравнения. Генерация единиц на выходе этого блока задается специальным управляющим сигналом, который вырабатывается блоком 8 управления. После инвертирования в регистре 10 четности столбцов установлен в единицу только один разряд, соответствующий сбойному разряду в слове памяти. Адрес ошибочного слова пересылается из местной памяти 46 логического блока 6 в регистр 9 адреса, ошибочное слово считывается из .матричного накопителя 1 в информационный регистр 2 и передается в дополнительный информационный регистр 5. Блок 8 управления выдает в селектор 4 управляющий сигнал, переключающий селектор k на выдачу на выхо содержимого регистра 10 четности столбцов. На первый вход блока 11 поразрядного сравнения передается со держимое дополнительного информацион ного регистра 5 (исправляемое слово) на второй его вход - нулевое слово с единицей в том разряде, в котором произошла ошибка. В результате на выходе блока 11 поразрядного сравнения формируется исправленное слово памяти, так как ошибочный разряд инвертируется. Регистр 10 четности столбцов сбрасывается по сигналу сброса из блока 8 управления и затем в него заносится скорректированное слово. После этого скорректированнов слово пересылается через логический блок 6 в дополнительный информационный регистр 5 и записывается по прежнему адресу в.матричный на копитель Т. Для периодической проверки содержимого матричного накопителя 1 на наличие кратных ошибок устройство содержит блок 12 задания цикла проверки и блок анализа кратных ошибок. По сигналу с синхровхода 20 и при наличии разрешающего цикл проверки управляющего сигнала с выхода блока 8 управления блок 12 задания цикла проверки посылает сигнал а формирователь 7 запросов управления и одновременно модифицирует счетчик 17 адреса на +1. Так как после установки устройства в исходное состояние сигналом с входа 18 сброса устройства счетчик 17 адреса имел значение -1, то теперь он имеет значение О. Блок 8 управления по запросу формирователя 7 запросов управления вырабатывает последовательность управлякмцих сигналов для проверки содержимого матричного накопителя 1. Под воздействием управляющего сигнала блока 8 управления селектор 13 адреса пропускает на адресный вход матричного накопителя 16 адрес первого слова четности столбцов, который считывается в регистр 10 четности столбцов. I Кроме этого, адрес первой страницы со четчика 17 адреса поступает в логический блок 6, где формируется адрес первого слова первой страницы, который запоминается в местной памяти логического блока 6 и одновременно пересылается с выхода логического блока 6 в 9 адреса. Информационный регистр 2 принимает прочитанное слово матричного накопителя 1, в дополнительном информационном регистре 5 формируется нулевая информация, которая передается на первый вход блока 11 поразрядного сравнения.. Блок 3 контроля проверяет правильность информации в информационном регистре 2 и, в случае обнаружения ошибки, выдает сигнал в формирователь 7 запросов управления на выработку запроса на процедуру обработки возникшей ошибки, описанную выше. При отсутствии ошибки содержимое информационного регистра 2 через селектор k выдается на вход блока 11 поразрядного сравнения. Значение регистра 10 четности столбцов модифицируется по этой информации. После модификации регистра 10 четности столбцов информация, прочитанная в информационный регистр 2, пересылается в дополнительный информационный регистр 5 и записывается в матричный накопитель 1 по прежнему адресу.. . Логический блок 6 модифицирует я адрес, хранящийся в местной памяти k и описанная выше последовательность выполняется столько раз, сколько сло содержит страница матричного накопителя 1. В результате модификаций регистра 10 четности столбцов при отсутствии ошибок в информационных ело вах страницы матричного накопителя 1 все его разряды должны содержать еди ницы. Содержимое регистра 10 четности столбцов по управляющему сигналу из блока 8 управления пересылается в блок Ik анализа кратных ошибок, где производится анализ на число нулей в полученной информации. При наличии более чем одного нуля в полученном слове блок k анализа кратных ошибок передает на выход 21 устройства информацию о том, какая произош ла ошибка, при отсутствии нулей выдается сигнал правильности записанной информации. После завершения проверки первой страницы перед проверкой следующей счетчик 17 адреса модифицируется на + 1 сиг-налом из блока 12 задания цикла проверки и проверяется в такой же последовательности следующая страница матричного накопителя . Когда проверена последняя страница матричного накопителя 1, счетчик 17 адреса устанавливается для проверки первой страницы. Периодичность включения циклов проверки определяется допустимой Потерей быстродействия устройства, либо эти циклы запускаются тогда, когда устройство находится в состоянии ожидания. Блок 12 задания цикла проверки работает следующим образом. По перво му входу 22 непрерывно поступает последовательность синхросигналов, чис ло которых подсчитывает счетчик 2k (фиг. 2). Емкость счетчика 2k зависит от того, через какие промежутки времени возможна проверка матричного накопителя 1. Как только счетчик 2k будет заполнен, триггер 25 установится в единичное состояние, которое при наличии на втором входе элемен9012 та И 26 разрешающего сигнала из блока 8 управления на входе 23 формирует сигнал на первом выходе 2.8 блока 12 задания цикла проверки, который поступает на вход формирователя 7 запросов управления, формирователь 7 запросов управления организует про- цедуру проверки содержимого матричного накопителя 1., Перед проверкой очередной страницы матричного накопителя 1 блок управления вырабатыйоеч сигнал, поступающий на второй вход 23 блока 12 задания цикла проверки, которь1й поступает на второй вход элемента И 27, формирует на вто ром выходе 29 сигнал, модифицирующий по +1 счетчик 17 адреса. После конца цикла проверки матричного накопителя 1 блок 8 управления формирует сигнал, поступающий на второй вход 23, который поступает на входы сброса триггера 25 и счетчика 2k, устанавливает их в исходное состояние (нулевое). Блок 14 анализа кратных ошибок работает следующим образом. По разрешающему сигналу из блока 8 управления , поступающему на вход 3. управления (фиг. 3), разрешается прием в регистр 31 сдвига информации из регистра 10 четности столбцов, и одновременно содержимое счетчика 32 обнуляется. Информация в регистре 31 сдвига сдвигается, а счетчик 32 считывает число выдвигаемых единиц. Информация о числе единиц передается на выход устройства 21. Разрядность счетчика 32 может быть выбрана, например, равной , где k разрядность слова памяти. В этом случае после завершения цикла проверки страницы содержимое счетчика 32 однозначно характеризует наличие в странице ошибок. Изобретение позволяет повысить эффективность контроля, так как при обнаружении одиночной ошибки в известном устройстве необходимо было подсчитать четности столбцов всего матричного накопителя 1, что требует значительных затрат времени. В предлагаемом устройстве подсчитывается четность столбцов только той страницы, в которой произошла ошибка, и быстродействие устройства при выполнении процедур контроля возрастает пропорционально увеличению емкости дополнительного матричного накопи13э 2

теля. Кроме того, появляется возможность периодически производить постраничную проверку матричного накопителя I и получить информацию о наличии кратных ошибок.5

Формула изобретения

нительного матричного накопителя подключен к выходу селектора адреса, а выход дополнительного матричного накопителя подключен к вторым информационным входам регистра четности столбцов.

и счетчик, выход которого является выходом блока анализа кратных ошибок, первый вход счетчика подключен к .выходу регистра, первый вход которого является первым входом блока, вторые входы регистра и счетчика являются вторым входом блока анализа кратных ошибок.

Источники информации, принятые во внимание при экспертизе

Фчг. i

Т

22

А

23

/

-т

fs

Фиг. г

39

А

35

37

ФагУ

36

se

fe.4

Фиг 5