Динамический элемент памяти Советский патент 1980 года по МПК G11C11/34 G11C11/40 

1

Изобретение относится к вычиспитепьной технике и может быть испопвузовано в запоминающих устройствах автсзматики.

Известен динамический sn vieHT памяти, выполненный в виде p-n-p-(i прибора, п -эмиттер которого подсо&динен к разрядной шине, а р -эмиттерк числовой fj.

Недостатком такой ячейки при работе в составе матрицы накопителя Является то, что цикл изменения информации включает операцию стирания целого слова накопителя и операцию записи в выбранные ячейки этого же слова, что приводит к уменъшеншо быстродействия, усложнению ск&л управления, увеличению потребляемой мощности в составе запоминающего устройства.

Известен также полупроводниковый запоминающий на одном транзисторе с неподключенной базой. Транзистор работает, как двухэлектродный

Прибор, коллектор которого соединен с генератором импульсов напряжения, а эмиттер-СО схемой обнаружения тока И.

Недостатком этого запоминающего элемй1та является то, что для записи информации между коллекторе и итер 1 транзистора требуется значительная разность потенциалов (около 6-7 В), так как элемент памяти работает

10 в режиме пробоя одного из переходов, что существенно снижает срок его службы. Запись и считывание требуют многоуровневых управляющих сигналов, что усложняет организацию выборочно15го поэлементного управления.

Наиболее близким техническим решением к данному изобретений является динамический зп&лент памяти с двумя электрическими выводами, со20держащий биполярный и полевой транзисторы, причем эмиттер биполярного и исток полевого транзисторов подключены к первому и второму выводу соответственно, база биполярного подключена к стоку, а коллектор биполяр ного к затвору полевого транзистора 3J Недостатком этого элемента памяти является то, что при перезаписи )ма1Ши в ячейках памяти в сост& ве матрицы накопителя требуется пред варительный опрос ячеек всего слова для поддержания на разрядных шинах определенного режима, неразрушающего информацию в ячейках, в которых информация при цикле перезаписи должна быть сохранена. Это приводит к снижению быстродействия запоминающего устройства и увеличению рассеиваемой мощности. Целью изобретения является умень шение потребляемой мощности динамического элемента памяти. Поставленная цель достигается тем, что в динамическом элементе памяти, содержащем биполярный транзистор, коллектор и база которого подключены соответственно к затвору и истоку полевого транзистора, а эмиттер - к одной из двух шин управления, сток полевого транзистора подключен к эмиттеру биполярного транзистора, база которого подключена к другой шине управления. На фиг. 1 представлена схема элемента памяти, на фиг. 2-4 - возможные варианты конструктивного выполнения этой схемы. Динамический элемент памяти содержит биполярный транзистор 1 и полевой транзистор 2, связаннее меж ду собой так, что исток 3 полевого транзистора и база 4 биполярного транзистора подключены к выводу 5, а сток 6 полевого транзистора и эмиттер 7 биполярного транзистора подсоединены к выводу 8. Затвор 9 полевого транзистора подключен к коллектору 10 биполярного транзисто ра, исток 3 и сток 6 соединены кан . лом 11. Выводы 5 и 8 подключены соответственно к шинам 12 и 13 управления. При интегральном выполнении описываемая ячейка представляет собой следующую структуру: на р подложке 14 расположен п -скрытый слой 12, ЯВЛЯЮЩ1ЙСЯ одновременно шиной 12 и истоком 3 полевого тра зистора. На слое 12 выполнены h ( -слой 4, являющийся базой биполяр6 4 ного транзистора, п(п)-канал 11 полевого транзистора, ) -затвор 9 полевого транзистора, являющийся коллектором биполярного транзистора, РСР) -эмиттер 7 биполярного транзистора, соединенный общим электрическим контактом в виде проводящей металлической шины 13 с п -стоком 6 полевого транзистора. Работа ячейки основана на возможности хранения двоичной информации в зависимости от того, в проводящем (логическая 1) или непроводящем (логический О) состоянии она находится. Запись логического О осущест вляется следующим образом: на.вьшод 5 подается импульс положительной полярности, на выводе 8 в это время устанавливается потенциал, близкий к нулевому потенциалу. В результате между выводами ячейки устанавливается разность потенциалов, достаточная для заряда барьерной емкости 15, образованной пoлyпpoвoдникoвьnv и областями затвора и истока полевоготранзистора. В результате введения запирающего заряда на барьерную емкость 15 р- 1--перехода объемный заряд в канале полевого транзистора увеличивается, что приводит к переводу ячейки в непроводящее состояние. Запись логической или перевод ячейки в проводящее состояние происходит так: на вывод 8 подается импульс положительной полярности, на выводе 5 устанавливается потенциал, смещающий р-п -переход эмиттера биполярного транзистора в прямом направлении. В результате инжекцни эмиттерным переходом носителей заряда в область коллектора биполярного транзистора, являющегося затвором полевого транзистора, запирающий зарад в затворе рассасывается, объемный заряд в канале сокращается, и ячейка переходит в проводящее состояние. При считывании на вывод 5 подается импульс положительной полярности, а вывод. 8 подключается через шину 13 к нагрузочному сопротивлению Rj slpT j, где ,р- сопротивление канала в проводящем состоянии. Если ячейка находилась в состоянии логической 1, т. е. была открыта, то между выводами 5 и 8 устанавливается напряжение , где У{ - амплитуда напряжения импульса на выводе 8. Ток, проходящий в этот момент через канал ячейки и сопротивление Рц , на втором выводе которого потенциал близкий к нупевсж у потенциалу земли, и будет током считьтания. Если ячейка находилась в закрыто состоянии, соответствующем логическому О, то ток через нее будет определяться подзарядом емкости 15, на котором находится запирающий заряд, т. е. одновременно происходит восстановление заряда. Преимущество предложенной ячейки памяти перед известной состоит в возможности уменьшения потребляемой мощности, управлении одноуровневыми амплитудами сигналов, организации поэлементного управления. Это приводит к увеличению быстродействия запоминающего устройства в целом и к упрощению его схем управления. Кроме того, предложенное выполнение обеспечивает возможность уменъгшения ячейки (меньше 10О мкм и организацию однослойной металлизации шин выборки, что достигается за счет подключения металлизированной шины непосредственно к ЭМИтеру биполярного и стоку полевого транзистора, когда второй шиной служит скрытый Г1 -слой, Формула изобретения. Динамический элемент памяти, сс держащий биполярный транзистор, коллейтор и база которого подключены соответственно к затвору и истоку полевого тpaнз cтopa, а эмиттер - к одной из двух шин управления, отличающийся тем, что, с целью уменьшения потребляемой мощности элемента памяти, сток полевого транзистора подключен к эмиттеру биполяр-ного транзистора, база которого подключена к другой шине управления. Источники информации, принятые во внимание при экспертизе. 1.Авторское свидетельство СССР № 391609, кл. 3 11 С 11/34, 1972. 2.Патент США N 3699540, 340U.173, 1973. 3. Заявка Великобритании 1429846, кл. НЗТ, 1976 (прототип).

11

/г, 3,5