Адресный дешифратор для полупроводникового постоянного запоминающего устройства Советский патент 1982 года по МПК G11C8/10 

(54) АДРЕСНЫЙ ДЕШИФРАТОР ДЛЯ ПОЛУПРОВОДНИКОВОГО ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

Изобретение относится к вычислительной технике и может найти применение при разработке полупроводниковых постоянных запоминающих устройств на лавинно- инжекционных транзисторах р плавающими затворами, электрической записью и ультрафиолетовым стиранием информации. Известен адресный декодер для полупроводникового постоянного запомина ющего устройства, состоящий из групп включенных параллельно и последовательно между собой транзисторов.Истоки транзисторов в группе параллельно включенных транзисторов заземлены, VK стоки подключены к выходному узлу :В группе последовательно включенных транзисторов свободный исток транзистора подключен к выходному узлу,а сво бодный сток - к первой шине питания через транзистор, затвор которого подключен к шине управления программ рованием и считыванием, и ко второй шине питания через другой транзистор затвор которого также подключен к этой шине. Затворы транзистрров в обеих группах подключены к шинам прямого и дополнительного кода адреса.Недостатком этого декодера является низкое быстродействие, обусловленное наличием в последовательной цепи между выходным узлом и перВ9й шиной питания большого количества транзисторов, снижающих ее проводимость и ток заряда выходного узла, а также необходимость в высоких напряжениях входных сигналов адреса, больших потенциалах первой шины питания. . Наиболее близким к предлагаемому является адресный дешифратор для полупроводникового постоянного запоминающего устройства, содержащий пары нагрузочных транзисторов, стоки первой и второй пар которых подключены к первой шине питания, затворы их объединены и соединены с истоками нагрузочных транзисторов первой Пары и со стоками управляющих транзисторов первой пары, истоки которых подключены к стокам и истокгш адресных транзисторов и к стокам транзисторов разряда, истоки которых подключены к щине нулевого потенциала, а затворы - к одной из адресных шин, другие адресные шины подключены к затворам соответствующих адресных транзисторов, стоки и затворы нагрузочных транзисторов третьей пары подключены ко второй шине питания , а их истоки соединены со стоками нагрузочных транзисторов четвертой пары, истоки и затворы которых подключены, соответственно, к выходным шинам и к стокам управляющих . транзисторов второй пары, затворы которых соединены с первой шино управления, астоки подключены к стокам соответствующих транзисторов разряда Г 2. Недостатками известного дешифратора являются низкое быстродействие и высокое Потребление мощности. Цель изобретения - повышение быст родействия и уменьшение мощности,пот ребляемой адресным дешифратором для полупроводникового постоянного запоминающего устройства на лавинно-ин- х екционных транзисторах. Поставленная цель достигается те что в адресный дешифратор введены третья пара управляющих транзисторов коммутирующие транзисторы и вторая шина управления, подключенная к затворам управляющих транзисторов треть пары, истоки ксрторых соединены с истоками соответствующих управляющих транзисторов второй пары и со стокам коммутирующих транзисторов, а стоки с истоками нагрузочных транзисторов второй пары и с затворами коммутирую щих транзисторов, истоки коммутирующих транзисторов соединены со стокам соответствующих транзисторов разряда затворы управляющих транзисторов пер вой пары подключены к первой шине управления. | На фиг. 1 изображена принципиальн схема адресного дешифратора для полу проводникового постоянного запоминаю щего устройства на лавинно-инжекцион ных транзисторах) на фиг. 2 - схема адресного декодера. Адресный дешифратор содержит в ка честве элементов МОП-транзисторы 1-2 соединяющие между собой согласно при ципиальной схеме в узлах 28-35, выходные шины 36-39, первую шину 40 питания, шину 41 общего потенциала, вторую шину 42 питания, первую шину 43 управления программированием и считыванием, вторую шину 44 управления программированием и считыванием, адресные шины 45-47, 48 и 49 прямого кода младшего адресного разряда и обратного кода младшего адресного разряда соответственно. Сток нагрузочного транзистора 1 объе диненного типа соединен с первой шиной 40 питания, его исток и затвор, а также сток управляющего транзистора 2 обогащенного типа и затвор нагрузочного т занзистора 5 обедненного типа соединены между собой в узле 28. Сток транзистора 5 также соединен с шиной 40 питания, его исток соединен в узле 30 со стоком транзистора 25 управляющего обогащенного типа и с затвором коммутационного транзист&ра 24 обогащенного типа. Исток транзистора 25 и сток транзистора 24 соединяются между собой в узле 29. К этому же Узлу через управляющий транзистор 7 обедненного типа подключена выходная шина 36, а через управляняций транзистор 13 обедненного типа - выходная шина 37. &jходная шина 36 служит также нагруз-: кой для нагрузочных транзисторов 8 и 9 обедненного типа. Нагрузочный транзистор 8 подключен к ней истоком затвором. Сток его подключен к истоку нагрузочного транзистора 9. Два другие его электрода подключены ко второй шине 42 питания. Шина 37 находится в тех же условиях подключены ко второй шине питания: между ней и этой шиной питания последовательно включены нагрузочный транзистор 14 обеднённого типа затвором и истоком,и . нагрузочный транзистор 15 обедненного типа, затвор и сток которого подключены ко второй шине 42 питания. Эти транзисторы образуют одну группу, В состав адресного декодерat фиг.2) также входит подобная группа транзисторов, имеющих эквивалентное соединение между собой, а именно сток нагрузочного транзистора 3 обедненного типа соединен с первой шиной 40 питания, а его исток и затвор и сток управляющего транзистора 4 обогащенного типа, а также затвор нагрузочного транзистора 6 обедненного типа соединены между собой в узле 32. Сток нагрузочного транзистора 6 также соединен с первой шиной питания. Его исток соединен в узле 34 со стоком управляющего транзистора 26 обогащенного типа и с затвором коммутационного транзистора 27 обогащенного типа, исток управляющего транзистора 26 и сток коммутационного транзистора 27 соединены между собой в узле 33. К этому же узлу через управляющий транзистор 10 обедненного типа подключена выходная шина 38, а через управляющий транзистор 16 обедненного типа - выходная шина 39. Выходная шина 38 служит также нагрузкой для нагрузочных транзисторов 11 и 12 обедненного типа. Нагрузочный транзистор 11 подключен к ней истоком и затвором. Сток его подключен к истоку нагрузочного транзистора 12. Два его другие электрода подключены ко второй шине 42 питания. Шина 39 находится в тех же условиях подключения ко второй шине питания, мехаду ней и шиной 34 питания затвором и истоком, и нагрузочный транзистор 18 обедненного типа,затвор и сток которого подключены ко второй шине питания. Далее, истоки адр есных транзисторов 21-23 являются общими со стоком разрядного транзистора 19.Их стоки являются общими со стоком разрядног транзистора 20.Затворы этих адресны транзисторов подключены к адресным нам 45-47 с трямым или обратным код адреса. Разрядные транзисторы 19 и 20 имеют соединение истоков с шин общего потенциала и затворов с шинами, по которым на них поступают сигналы прямого и дополнительного кода младшего адресного разряда. На фиг. изображено три адресных транзистора 21-23 только для примера. В зависимости от размера матричногонакопите ля для адресации к его ячейкам памят может потребоваться большая разрядность и, соответственно, большее количество таких транзисторов. Рассмотрим .работу схекы, когда ад ресные сигналы стабильны и транзисторы 21-23 не проводят в одной, приведенной на принципиальной схеме ячейки дешифратора во всех остальных ячейках дешифратора они проводят и, поскольку транзисторы 19 и 20 управляются сигналами прямого и допол.нительного .кода адреса на шинах 48 и 49, то один из них всегда проводит, и в остальных ячейках декодера все узлы 31 и 35 находятся при .,низком потенциале общей шины. В рассматриваемой ячейке декодера, где транзисторы 21 - 23 находятся в состоянии отсечки, транзисторами 19 и 20 соединяются с общей шиной узлы 31 или 35. Пусть, например, транзистор 19 не проводит тока, тогда узел 35. заземлен другим проводящим транзистором 20. При необходимом для считывания потенциала второй шины 44 управления программированием и считыванием большем даже напряжения на первой шине питания, транзистор 26 проводит и за счет его пpoвoди yюcти потенциasmj стока и затвора транзистора 27 близки друг к другу. Точно так же близки друг к другу потенциалы и затвора транзистора 27 с его стоком, обеспечиваемой проводящим транзистором 26; он не будет производить полного разряда узла 33 до весьма ни кого потенциала на его истоке в узле 35. Поскольку потенциал первой шины 43 управления программированием и считыванием высокий, равный потенциалу первой шины питания, а потенциал узла 35 и истока транзистора 4 низкий, то этот ток, являясь преобладаю щим над током нагрузочного транзистора 3, производит разряд узла 32 и затвора транзистора 6 почти до нулевого поте11циала. Если абсолютная величина отрицательного порогового напряжения оЪедненного транзистора 6 равна или меньше велинины порогового Напряжения транзистора 27 обогеиценного типа,.то ток через транзисторы 6 и 27 от первой шины питания не протекает и мощность в них не рассеивается. В таких же благоприятных условиях с точки зрения рассеиваемой мощности находятся транзисторы 5 и 6 во всех остальных ячейках декодера. Потенциал в узле 33, отличающийся от нулевого на величину, близкую к пороговому напряжению транзистора 27,воспроизводится за счет включенных высоким потенциалом на шине 43 обедйённых транзисторов 10 и 16. Токи нагрузочных транзисторов 11 и 12, 17 и 18 мало изменяют его как при высоком, так и при низком потенциале второй шины 42 питания, поскольку они имеют весьма малую проводимость и вдобавок к этому один из них всегдаi выступает в роли ограничителя тока в последовательной цепи. Высокая величина напряжения невыбранных шин является приемлемой только в небольшом числе случаев. Сюда относятся и ячейки памяти на лавинноинжекционных Vi -канальных транзисторах с-плавающими затворами и ультра:фиолетовым стиранием информации в них, которые по принципу их работы имеют низкие значение порогового напряжения в единичном состоянии, для которого характерно значение 1,8-4,0 В. В нулевом состоянии их пороговое напряжение значительно выше и в этом состоя нии они не проводят тока. Однако для них при программировании требуется близкое к потенциалу шины общего потенциала напряжение невыбранных шин строки, чтобы лавинно-инжекционные транзисторы оставались непроводящими при высоком стоковом напрях ении и не создавали тока, уменьшающего потенциал стоковых шин в матричном накопителе. Это низкое напряжение обеспечивается в режиме программирования схемой дешифратора, когда он функционирует в режиме програглмирования. Благодаря высокому пороговому напряжению ячеек Пс1мяти на лавинно-инекционных vi-канальных транзисторах с плав-ающими затворами и низкому (2-3,5 В стоковому напряжению при считывании, в этом режиме не требуется низких значений ротенцисшов невыбранных шин строк и ячейки невыбанных строк матричного накопителя на аких транзисторах остаются непроводящими, не препятствуя выяснению кода, записанного в ячейках памяти ыбранной строки, шина которой для того получает высокий потенциал, осавляя в силе простую конструкцию матичного накопителя с множеством ячеек амяти, подключаемых к одной разрядой стоковой шине, по которой произодится считывание хранимого в них кода данного в виде сигналов тока и отсутствия тока конкретной ячейки памяти при непроводящих остальных ячейках. При выбрайных условиях узел 31 не имеет никакой проводящей цепи его заземления и заряжен нагрузочным тра зистором 1 до потенциал.а, который зависит от потенциала на затворе транзистора 2, равного потенциалу первой шины управления программированием и считыванием и от его порового напряжения. Когда узел 31 заряжен до этого потенциала, транзистор 2 не проводит, и потенциал узла 28 тот же, что и первой шины 40 питания..От -этого высокого напряжения на его затворе обедненный нагрузочный транзистор 5 включен,соединяя узел 30 с шиной 40 питания Благодаря высокому потенциалу шины 44 этот, равный потенциалу шины 40 питания, потенциал в узле 30 полност переходит в узел 29. Для этого шина 44 должна иметь потенциал,превосходящий потенциал шины 40 питания постоянно высокий в режиме считывания, чтобы транзистор 5 был проводящим. Это постоянное высокое значение потенциала, которое должно сохраняться на протяжении всего периода считывания при работе схемы,может быть получено, напр.имер, в цепях, содержащих генератор, емкость и выпрямляющий элемент. Обедненные транзисторы 7 и 13, управляющие в режиме считывания высоким потенциалом по шине 43 (равным потенциалу первой шины питания ), без иска5кения передают высокий потен циал выборки в узле 29 на выходные шины 36 и 37. Нагрузочные транзистор 8 и 9, 14 и 15 способны из-за самоограничения тока при потенциале второй шины 42 питания, равном потен общей шины С при считывании ой может быть также равен, потенциалу первой шины 40 питания)лишь в совер шенно незначительной степени искази выходные потенциалы, отклонив их от значения потенциала первой шины питания. От этого потенциала заряжает ся также узел 31 через транзистор 24 в диодном включении, но сверх не большого тока заряда емкости узла 2 в течение короткого времени никаког другого тока через него .рольше не протекает. Пусть теперь адресные сигналы, п тупающие на дешифратор, изменяются и это изменение происходит в таком направлении, что при установившихс адресных сигналах имеет возможность заряжаться узел 35. Поскольку в де шифраторе однозначно выбирается тол ко один выход с возрастанием потенциала на нем от низкого значения,то имевшее до этого место состояние во буждения другого выхода должно смениться состоянием невыбора. При сделанном предположении о порядке работы дешифратора то реализуется путем отпирания прибора 19 сигналом с уровнем логической единицы по шине 48. - шине прямого кода: младиюго адресного разряда. Одновременно с этим уровень напряжения на шине 49 шине обратного кода младшего адресного разряда становится соответствующим логическому нулю, запиргиощим связывающий узел 35 с общей шиной 41,. Включение транзистора 19 не только понижает потенциал в узле 31, но и через транзистор 2 разряжает узел 28 и затвор транзистора 5, который тем самым, оказывается в состоянии с почти нулевым.потенциалом на затворе. Также через транзистор 24, проводящий до тех пор, пока напряисение на его стоке-узле 29 - не спадает до порогового напряжения транзистора 24, разряжается узел 29, а посредством соедиНякмикся с ним транзисторов 7 и 13 разряжаются выходные шины декодеров 37 и 36. Если абсолютная величина отрицательногчэ порогового напряжения транзистора 5 ниже С или равна) величины порогового напряжения транзистора 24 обогащенного типа, то транзисторов 24 разрядит выходные шины до потенциала, равного его пороговому напряжению, и лавинно-инжекционные транзисторы матричного накопителя, подключенные к ним своими управляющими затворами, станут непроводящими благодаря также низким при считывании их стоковым потенциалам. Узел 35, имеющий соединенные с первой шиной 40 питания через транзис тор 3 обедненного типа, заряжается им чере.з проводящи-й от высокого управляющего потенциала на его затворе транзистор 4. Поскольку с течением заряда последний запирается повышающимся потенциалом на его истоке, который без этого транзистора мог бы возрастать до потенциала шины питания 40, он отсоединяет от узла 35 |узел 32, включающий в себя затвор осуществляющего заряд узла 34 транзистора 6 обедненного типа. За счет этого отключения заряжаемая транзистором 3 емкость значительно уменьшается, включая в себя теперь лишь емкость затвора транзистора 6 и небольшую емкость истока транзистора 3 и стока транзистора 4. Благодаря тому, что рост потенциалов на затворе и истоке транзистора 6 я вляется одновременным, он представляет небольшую емкостную нагрузку для транзистора 3. Таким образом, условия для быстрого заряда узла 32 являются бла- гоприятными. Это позволяет значительно увеличить ширину канала транзистора б обедненного типа для значительного ускорения самого медленного процесса в таких дешифраторах процесса получения высокого выходно го, возбуждающего ячейки памяти мат ричного накопителя напряжения, равного потенциалу первой шины питания 40. Это увеличение ширины канала . транзистора б нисколько не увеличивает потребление мощности декодером поскольку статического тока потребления через транзистор б при низком выходном напряжении нет. Ключевой транзистор 26 обогащенного типа, включенный высоким потенциалом шины 44 как открытый ключ, способен .п.олностью пропустить весь фронт нарастания потенциала в узле 34 до величины его на шине 40 питания с незна чительной потерей быстродействия.Че рез транзисторы 10 и 16 обедненног типа с высоким управляющим напряже нием значительный ток заряда протекает на выходные шины 38 и 39, быст ро повышая их потенциал до заданног для условий считываний потенциала шины 40.. Декодер переводится в режим программирования сразу же, как только потенциалы первой шины 43 управления программированием и считыванием и второй шины 44 управления програм мированием и считыванием становятся нулевыми, а потенциал второй шины питания увеличивается до значения, необходимого для режима программиро вания (около 25 в). От этого перестают проводить транзисторы 2, 4, 25, 26, Отсутствие при програм1№ров нии проводимости транзисторов 2 и 4 прекращает протекание тока транзисторов 1, 3 во всех ячейках декоде ра, и потребление мощности элементами, обеспечивагацими работоспособность и высокое быстродействие при считывании, обращается в нуль в режиме программирования. Требующиеся при програмг/ирований скорости нарастания выходного сигнала могут быть в 10 раз меньше, чем при считывании за счет значительного времени программирования самой ячейки памяти (около 50 мс), поэтому, хотя и все, исключая одну, нагрузки, подключенны ко второй шине 42 питания,т.е. 8 и 9 Д1 и 12, 14 и 15, 17 и 18, потребляют мощность от этого источника Высокого потенциала (25 В)на второй шине питания 42, эта мощность относительно невелика. При выключенных транзисторегх 2 и во всех ячейках декодера потенциалы узлах 28, 32 те же, что и потенциал питания,сохраняющий в програ мировании то же значение, что и при считывании . Следовательно, транзисторы 5. и б характеризуются высоким управляющим напряжением первой шины питания и поддерххивсцот такой же потенциал на затворах транзисторов 24 и 27 во всех ячейках декодера. Таким образом, в режиме программирования между узлами 31 и 29, 35 и 33 включено малое сопротивление канала открытого транзистора. Подача адресных сигналов и их декодирование происходит при программировании так же, как при считывании. Если, например, узел 31 не заземлен подключенными к нему адресными траЦзисторами ,то не заземляется .также узел 29 и выходные шины 36 и 37. Несмотря на нулевой потенциал на их затворах, транзисторы 7 и 13 или 10 и 16 проводят ток при низком потенциале соответственно в узлах 29 и 33. Однако, поскольку дальнейшая цепь заземления узла 31 отсутствует, то влияние этой проводимости сказывается лишь в заряде узла 29 от происходящего заряда выходных шин 36 и 37, осуществляемого нaгpyз6чны и транзис-: торами 8 и 9, 14 и 15 от второй шины 42 питания. На другой стороне рас-. с 1атриваемой ячейки декодера и в других ячейках декодера потенциал узла 35 и последовательно в цепи с проводящими транзисторами узлов 35 и выходных шин 38 и 39 - низкий, поскольку узел 35 имеет соединение с общей шиной. Этот низкий потенциал весьма бЛтзок к потенциалу общей шины и, следовательно, намного ниже потенциала выбранных выходов декодера в режиме считывания, равного пороговому напряжению транзистора 27. Низкое значение потенциалов, невыбранных при данном адресе выходных шин, необходимо потому, что при программировании на стоках лавинно-инжекционных транзисторов с плавающимизaтвqpaми,объе диненных стоковой шиной, потенциал имеет высокое значение (около 20 в)у которое обуславливает за счет емкости перекрытия мехаду плавакхцим затвором и стоком некоторое повышение потенциала плавающего затвора, которое при используемых напряжениях программирования и характеристиках ячеек памяти приводит к отпиранию транзисторов памяти с плавающими затворами при тех высоких напряжениях на невыбранных линиях строк, которые имеют место в режиме считывания. Для того, чтобы предотвратить такое отпирание по стоку ячеек памяти в столбце, а также воздействие их тока на потенциал разрядной шины, понижающее его и способное вызвать отсутствие програмвлирования элемента в столбце,который подвергается программированию, на затворах ячеек памяти невыбранных строк должно быть предельно низкое aпpяжeниe,т,e. почти потенциал общей шины, которое и получается в пред лагаемом дешифраторе. Из описания схемы следует, что ее преимуществом перед известными является низкое рассеяние мощности и в режиме считывания и програм шрования и легко достижимое при ее использовании высокое быстродействие в.режиме считывания наряду с уменьшением потребления мощности. Половина мощности, потребляемой наиболее близкой к пред лагаемой схемой декодера или большая ее часть экономится при считывании за счет того, что напряжения на истоках транзисторов возбуждения выход ных шин, тйких, как транзисторы обед ненного типа 6 и 5, фиксируется на уровне, большем абсолютной величины отрицательного порогового напряжения этих транзисторов транзисторами 24 и 27 при нулевом напряжении на затворах всех, кроме одного,транзисторов 5 и 6. Это положительное смещение за пирает все транзисторы 5 и 6 возбуждения в декодере, кроме одного, у которого положительное напряжение шины питания на затворе и который обеспечивает одно высокое выходное напряжение. ТаКим образом, транзисторы, формирующие импульс тока заряда, шины выбираемой строки, в режиме возбуждения, в режиме невозбуждения в котором все они, кроме одного, постоянно находятся, могут не про-, водить тока и рассеяния мощности в них может не быть. Потребляющими мощность остаются транзисторы 1 и 3 такие же в других ячейках декодера, кроме одного в нем, на это из-за меньшей емкостной нагрузки - меньша , часть мощностиV потребляемой при работе наиболее близкого к предлаг мому дешифратору. В данном устройстве ток возбужде ния может быть увеличен с цельюповышения быстродействия. Это получается в предлагаемой схеме из-за уве личения проводимости транзистора возбуждения за счет, например, увел чения ширины его кансша, которое в наиболее близкой к ней схеме неизбежно увеличивает потребление мощности, к тому же, за счет почти параллельного нарастания потенциалов на затворе, в истоке возбухщающего транзистора в процессе возбуждения выхода не сказывается емкость его затвора относительного канала, и скорость нарастания управляющего на пряжения на его затворе сохраняется высокой даже при значительной ширине канала. Эта часть мощности, потребляемая Эт источника питайия и рассеиваемая на нагрузочных транзисторах 1 и 3 всех остальных, исключа один, из них становится равной нулю, если декоде работает я режиме программирова ния. В способных проводить ток цепях поседовательных транзисторов ключевые приборы, такие как 2, 3, 25, 26 обогащенного типа, полностью выключаются, часть дешифратора, за исключением высоковольтных нагрузочных . транзи сторов 8,9,11,12,14,15,17,18. подключаемых к высокому потенциалу второй шины питания, выполняет лишь функции заземления выходных шин и держания на них низкопотенциальных низких уровней, значительно более низких, чем в режиме считывания, необходимых для сохранения непроводящими запоминающих лавинно-инжекционных транзисторов с плавающими затворами при наличии взаимодействия плавающих затворов и стоков, находящихся при высоких потенциалах, через емкость, перекрытия плавающего затвоРа и диффузионной области стока. Рассеяние мощности в высоковольтных нагрузках, от которых совершено не требуется высокого быстродействия при заряде, в сравнении с рассеянием в режиме считывания очень мало, а повышение их быстродействия не требуетсяПри этом быстродействие декодера и мощность, потребляемая декодером,в большой степени определяют быстродействие запоминающего устройства, выполняемого в виде большой интегральной схемы, и потребляемую им мощность причем эта степень возрастает с увеличением информационной емкости запоминающего устройства. Формула изобретения Адресный дешифратор для полупроводникового постоянного запоминающего устройства, содержащий пары нагрузочных транзисторов, стоки первой и второй пар которых подключены к первой шине питания, затворы их объединены и соединены с истоками нагрузочных транзисторов первой пары и со стоками управляющих транзисторов первой пары, истоки которых подключены к стокам и истокам.адресных тран зисторов и к стокам транзисторов разряда, истоки которых подключены к шине нулевого потенциала, а затворы к одной из адресных шин,другие адресные шины подключены к затворам соответствующих адресных транзисторов, стоки и затворы нагрузочных транзисторов третьей пары подключены ко второй шине питания, а их стоки соединены со стоками нагрузочных транзисторов четвертой пары, истоки и затворы которых подключены, соответственно, к выходным шинам и к стокам управляющих транзисторов второй пары, затворы которых соединены с первой

шиной управления, отличаю-ш и и с я тем, что, с целью повьлиения быстродействия и уменьшения потребляемой мощности устройства, в него введены третья пара управляющих транзисторов, коммут11рук1цие транзисторы и вторая шина управления, подключен ная к затворам управляющих транзисторов третьей парм, истоки которых соединены с истоками соответствующих управляющих транзисторов второй пары и со стокакш коммутирующих транзисторов, а стоки - с истоками нагру35

зочных транзисторов второй пары и и затворами КОММУТИРУЮЩИХ транзисторов истоки коммутирующих транзисторов соединены со стоками соответствующих транзисторов разряда, затворы управляющих транзисторов первой пары подключены к первой шине управления.

Источники информации, принятые во внимание при экспертизе

кл. 365-226, опублик. 1978 (прототип).

Программирование и управление считыванием

j

-if

15

hh

M

зи

и A

f

п

J5f6

tfi

Фи9,1

n

т , 3g

та

rC

lit

HHz

n I I

да

5в