Устройство для определения времен-НОгО шАгА диСКРЕТизАции СигНАлА Советский патент 1981 года по МПК G06G7/52 H03K13/17 

Изобретение относится к вычислите технике для измерения вероят1 стных характеристик случайных сигиалов и предназначен для определения юеменного шага выборки случайного естационарного с участками квазис а1щонарности сигнала при измерении ординат функций и плотности распределения, матема1тического ожидания, моментов высших порядков. По основному авт. ев, № 656047 известно устройство для определения временного шага дискретизации сигнала, содержащее счетчик, входы счета и сброса которого соединены, соответственно, с первым и BTOpi выходами блока управления, первый вход которого соединен с управляющим выхо дом компаратора, первая группа входо которого подключена к разрядным выходам счетчика, а вторая группа вхо дон - к разрядным выходам реверсивно го счетчика, входы сложения и вычитания которого подключены к выходам логического блока, первый вход которого соединен с выходом первого блока сравнения, управляюпщй вход которого соединен с выходом первого блока сравнения, управляю1ф1й вход которого соединен с третьим выходом блока управления, а первый вход - с первьн выходом блока памяти, вход которого является входом устройства и подключен ко второму входу блока управления, второй выход блока памяти соединен с входом блока деления,, второй блок сравнения и блок суммирования, первый вход которого соединен с выходом блока деления, второй вход - с вторым выходом блока памяти, выходы блока суммирования подключены, соответственно, к второму входу первого блока сравнения и первому входу второго блока сравнения, управляющий вход которого соединен с четверть выходом блоха управления, второй вход второго блока сравнения подключен к первьш входам блока памяти и первого блока сравнения, выход второ го блока сравнения соединен с вторым входом логического блока, управляющий вход реверсивного счетчика подключен к третьему входу блока управл ния и управляющему выходу блока памяти I . Однако устройство при изменении вручную ошибок восстановления .позволяет определять оптимальный шаг выборки случайного стационарного сигнала в зависимости от скорости изменения сигнала в случаях знания априорных.данных о законе распределения, в виде корреляционной функции сигнала и т.д. Недостатком этого устройства является также непригодность его для определения оптимального шага выборки (шага дискретизации нестационарного по частоте случайног сигнала, а также отсутствие автомати зации поиска оптимального шага выбор ки и слежения за этим шагом в случая недостатка априорных сведений о случайном сигнале. Цель изобретения - расширение фун кциональных возможностей устройства за счет определения оптимального шага выборки нестационарного по частоте случайного сигнала в зависимости от скорости изменения сигнала на участках стационарности и ошибок вос становления. Поставленная цель достигается там что устройство дополнительно содержит второй реверсивный счетчик, второй и третий цифровые компараторы, первый и второй регистры памяти и второй счетчик, управляющий вход которого соединен с первым дополнитель ным выходом блока управления, а упра ляющий .выход подключен к первому входу третьего цифрового компаратора, выход которого является выходом устройства, а второй вход - к выходу первого регистра памяти, управляющий вход которого соединен с вторым дополнительным выходом блока управления, первый информационный вход - с выходом второго регистра памяти, вхо считывания которого соединен с входо считывания первого регистра памяти .и дополнительным выходом первого реверсивного счетчика, информационный вход второго реверсивного счетчика соединен с выходом логического блока выход второго реверсивного счетчика подключен к информационному входу вто рого цифрового компаратора, управляющий вход которого соединен с управляющим входом второго реверсивного счетчика и третьим дополнительным выходом, блока управления, второй вход второго цифрового компаратора является вторым входом устройства, а вьрг ход второго цифрового компаратора соединен с информационным входом второго регистра памяти, вторым информационным входом первого регистра памяти и дополнительньм входом блока деления. На чертеже приведена блок-схема устройства. Устройство содержит блок 1 памяти, на вход которого подан исследуемый случайный сигнал, который, кроме того, подан на входы блока 2 суммирования и блока 3 деления. Выход блока 3, в котором задается ошибка восстановления j , соединен с вторым входом блока 2 суммирования. Выходы блока 2 соединены с входами первого 4 и второго 5 блоков сравнения, вторые входы которых соединены с выходом блока 1 памяти. Выходы блоков 4 и 5 че1-ж- 1- .-.. рез логический блок 6 соединены с входами первого реверсивного счетчика 7. Выходы счетчика 7 соединены с входами первого цифрового компаратора 8. -Входы первого счетчика 9 также соединены с входами первого цифрового компаратора 8. На другие входы первого счетчика 9 поданы сигнахЕЛ сброса и тактовой частоты от блока i О управления. Выход логического блока 6 соединен с входом второ.го реверсивного счетчика I1, выходы которого соединены с входами второго цифрового компаратора 12. На .другие входы компаратора 12 подан код допустимого значения изменения установившейся величины интервала & . Выход второго цифрового компаратора 12 соединен с входами первого 13 и второго 14 регистров памяти и блока 3 деления. Входы второго регистра 14 памяти соединены с выходами первого реверсивного счетчика 7, а выходы - с входами перворо регистра 13 памяти. Выходы первого регистра 13 памяти соединены с входами третьего цифрового компаратора 15, выход которого является выходом устройства. Другие входы третьего цифрового компаратора 15 соединены с выходами второго счетчика 16. Вход второго счетчика 16 сое динен с блоком -10 управления, выхо ды которого соединены также с входа первого регистра 13 памяти, второго реверсивного счетчика Пи второйо цифрового компаратора 12. Устройство работает следующим об разом. На входе второго цифрового компаратора 12 оператором задается код допустимого значения изменения установившейся величины интервала. Пр подаче сигнала Пуск происходит сброс всех регистров памяти и счетчиков. При этом в блоке 3 деления устанавливается минимальное значение ошибки восстановления ё. , которое поступает в блок 2 суммирования. Аналоговый блок 1 памяти фиксирует текущее значение случайного сиг нала x(t). После окончания аналогового запоминания случайного сигнала от блока 10 на вход первого счетчика 9 поступают счетные импульсы, формирующие временной шаг дискретизации входного сигнала. После сброса устройства интервал дискретизации равен нулю, и первый цифровой компаратор 8 после подачи счетных импульсов на первый счетчик 9 сразу же формирует выходной сигнал. В процессе работы устройства код первого реверсивного счетчика 7 изменяется, следовательно, изменяется и шаг дискретизации. При равенстве кодов первого счетчика 9 и первого реверсивного счетчика 7 срабатывает первый цифровой компаратор 8, -который через блок IО управления подает одновременно сигналы строба на первый 4 и второй 5 блоки сравнения. На вход первого блока 4 с блока 2 суммирования подается текущее значение случайного сигнала в сумме с ошиб кой восстановления х(t) + , одновременно на вход второго блока 5 с блока 2 суммирования подается разность значений случайного сигнала и ошибки восстановления K(t)-€, На вторые входы блоков . 4 и 5 с выхода блока 1 подается ранее запомненное значение случайного сигнала xit)4-C, гдеС - задержка времени, пропорциональная коду первого реверсивного счетчика 7. Результаты этих срав нений фиксируются логическим 6, который формирует следуюощё коман ды на вход первого реверсивного счет чика 7. В случае, если x(ttt)x(tKe,H x(t+t)x(t)-, код первого реверсивного счетчика 7 и шаг дискретизации увеличиваются на квант. В случае, если x(t+t)x(t) x(t+)x(t)-g, , код первого реверсивного счетчика 7 и шаг дискретизации увеличиваются на квант. В случае, если )()f.x.(1c.)tB и )xtt} -е, код первого реверсивного счетчика 7 и шаг дискретизации уменьшаются на квант. После срабатывания первого цифрового компаратора 8 начинается но:вый цикл работы устройства, аналогичный предьщущему. В результате работы устройства после прохождения N циклов значение кода первого реверсивного счетчика 7 стремится и устано-: вившемуся значению при следукщем райвнстве вероятностей: pyx(ur)-x(t))je,|} x()-x(t),). Сигналы с выхода логического блока 6 поступают одновременно и на вход второго реверсивного счетчика I1 с небольшим числом разрядов, который предназначен для определенияразности последовательностей сигналов на сложение и вычитание. В начале цикла работы устройства, когда код первого реверсивного счетчика 7 еще не установлен, на вход второго реверсивного счетчика 11 поступают преимущественно сигналы на сложение, которые переполняют его. Состояние переполнения в реверсивных счетчиках 7 и 1 фиксируется, т.е. исключается возможность переброса этих счетчиков из единиц в нули и наоборот. По мере подхода кода в первом реверсивном счётчике 7 к установившемуся значению, код во втором реверсивном счетчике 1I уменьшается и, как только .достигает заданного значения на входе второго цифрового компаратора 12, последний срабатывает. Этим сигналом иод первого ревер сивного счетчика 7 записывается в первый 13 и второй 14 регистры памяти, а в блоке- 3 деления включается следующее бопынее значение ошибки восстановления €. С этого момента с третьего цифрового компаратора 15 на выход устройства начинают поступать отличные от минимальных шаги выборки случайного сигнала. Развертка шагов выборки осуществляется блоками 14-16 аналогично развертки интервалов блоками 7-9.

Дня следующего значения ошибки восстановления „ устанавливается следующее большеезначение шага выборки случайного сигнала, которое фиксируется регистрами 13 и 14 памяти с помощью второго цифрового компаратора 12. Далее значение ошибки восстановления Е возрастает снова. Такие циклы работы устройства идут друг за другом до тех пор, пока первый реверсивный счетчик 7 не заполнися единицами, так как второй цифровой компаратор 12 при одной из. зафиксированных ошибок восстановлени не сможет сработать. Это означает, что указанное равенство вероятностей достигнуто в устройстве быть не може итерационный процесс не сходится, а интервал, фиксируемый первым реверсивным счетчиком 7, увеличивается до предела. Следовательно, оптимальным шагом дискретизации случайного сигнала является предьщулрий, за фиксированный в регистрах 13 и 14 памяти. С этим шагом с третьего цифрового компаратора 15 вьщаются результаты работы устройства. Время, которое затрачено на определение оптимального шага дискретизации случайного сигнала, должно быть не менее участка стационарности этого сигнала иначе второй цифровой компаратор 12 не сможет сработать. Переполнение первого реверсивного счетчика 7 происходит когда значение ошибки восстановления превышает уровень случайного сигнала. Процесс переброса ошибок восстановления от минимального до необходимого значения требуется всегда потому, что заранее неизвестны такие характеристики случайного сигнала, как дисперсия, закон распределения, вид корреляционной функЦИК и ДР.

При ошибке восстановления, превыщающей уровень входного случайного сигнала, последовательности, которые поступают на вход второго реверсив. ного счетчика 11 приходят преимущественно на сложение. Поэтому второй цифровой компаратор 12 не может сработать.

По этой причине исключается перезапись кода в регистры 13 и 14 памяти, которые хранят последнее шага дискретизации - оптимальное значение для прошедшего участка

квазистационарности входного случай ного сигнала. Сигнал переполнения с выхода первого реверсивного счетчика 7 поступает в блок 3 деления и включает в нем снова минимальное значение ошибки восстановления € и в блок 10 упра11ления, который разрешает перезапись кода из второго регистра 13 памяти в первый регистр i4 и запрещает в дальнейшем до сброс перезапись кода из первого реверсивного счетчика 7 в первый регистр 14 памяти по сигналами с второго цифрового компаратора 12.

Затем начинается процесс слежения за оптимальным шагом дискретизации случайного сигнала. Циклы нахождения установившихся значений интервалов следуют друг за другом. Информация из первого реверсивного счетчика 7 записывается только во второй регистр 13 памяги, который фиксирует при переполнении первого реверсивного счетчика 7 новый оптимальный ша дискретизации случайного сигнала. По сигналу переполнения первого реверсивного счетчика 7 код второго регистра 13 памяти снова записывается в первый регистр 14 памяти и с помощью блоков 15 и 16 формируются новые интервалы Т на выходе устройства. В таком режиме устройство работает до следующего сигнала Пуск при котором интервал Т (шаг дискретизации) сначала принимает минимальное значение, а затем устройство определяет оптимальный шаг дискретизации и следит за ним.

. При наличии нестационарности сигнала в процессе поиска одного из установившихся значений кода первого реверсивного счетчика 7 второй цифроаой компаратор 12 сработать не мойет и эти выборки сигнала пропускаются устройстве автсшатически.

Предлагаемое устройство позволяет автоматизировать поиск оптимального шага дискретизации случайного сигнала-, а также использовать его для более широкого класса случайных сигналов - квазистационарных случайных сигналов. Устройство позволяет следить за оптимальньт шагом дискретизации сигнала и вносить него поправки при изменении характеристик сигнала, что увеличивает сферу применения устройства и, следовательно, дает технико-экономический эффект. 9 Формула изобретения Устройство для определения временного шага дискретизации сигнала по авт. св. № 656047, отличающееся тем, что, с целью расширения функциональных воэмошюстей за счет определения оптимального шага выборки нестационарного по частоте случайного сигнала, оно содержи второй реверсивный счетчик, второй и третий цифровые компараторы, первый и второй регистры памяти и второ счетчик управлякщий вход которого соединен с первым дополнительиьо4 выходом блока управления, а выход подключен к первому входу третьего Щ1фрового компаратора, выход которого является выходом устройства, а второ вход - к выходу первого регистра памяти, управляящий вход которого соединен с вторым дополнительньюг выходо блока управления, первый информационный вход - с выходом второго регис тра памяти, вход считывания котором

О f )

у 8

ТЗ I

Л-«

10 го соединен с входом считывания первого регистра памяти и дополнительным выходом первого реверсивного счетчика, информационный вход второго реверсивного счетчика соединен с выходом логического блока, выход второго реверсивного счетчика подключен к информационному входу второго цифрового компаратора, управляющий вход которого соединен с улравлякщим входом.второго реверсивного счетчика и третьим дополнительным выходом блока управления, второй вход второго цифрового компаратора является вторым входом устройства, а выход второго цифрового компаратора соединен с информационным входом второго регистра памяти, вторым информационным входом первого регистра памяти и дополнительным входом блока деления. Источники информации, принятые во вшй.1ание при экспертизе 1. Авторское свидетельство бсСР № 656047, кл. G 06 G 7/52, 1977 (прототип).

ТЕ

П

iwt.

Ю

8

I

1