Устройство тактовой синхронизациии РЕгЕНЕРАции Советский патент 1981 года по МПК H04L7/02 

(54) УСТРОЙСТЮ ТАКТОВОЙ СИНХРОНИЗАЦИИ И РЕГЕНЕРАЦИИ счетчика фронтов сигнала через регистр числа фронтов сигнала подключены к соответствующим входам блока деления, причем второй выход формирователя сигнала зон анализа подключен к управляющему входу порогового блока, а ко входам сумматора соответ ственно подключены выходы формироват ля сигнала фазовых зон. Также введена дискретная линия задержки (ДЛЗ), вход которой объединен с управляющим входом формирователя сигнала фазовых зон, а выход подключен ко второму входу блока стробирования. На чертеже приведена структурная электрическая схема предлагаемого устройства. Устройство тактовой синхронизации и регенерации содержит задающий гене ратор 1, делитель 2 частоты, формирователь 3 сигнала фазовых зон, сумматор 4, формирователь 5 сигнала зон анализа, счетчик б фронтов сигнала, пороговый блок 7, регистр 8 числа фронтов сигнала, регистр 9 суммы, блок 10 деления, элемент 11 задержки блок 12 памяти, дешифратор 13, элеме 14 ИЛИ, ДЛЗ 15, блок 16 стробировани и формирователь 17 выходного сигнала выход которого является выходом устройства, входом которого являются объединенные входы счетчика 16,ДЛЗ 1 и управляющие входы формирователя 3 и сумматора 4. Устройство работает следующим образом. Сигнал с выхода задающего генератора 1 поступает на делитель 2 часто ты, коэффициент деления которого выбран такимобразом, что частота импульсов на выходе его последнего раз ряда равна тактовой. Запись кода состояний разрядов делителя частоты 2 производится в формирователе 3 сиг нала фазовых зон в моменты появления на его управляющем входе фронтов (перепадов) входного сигнала. Число К различных состояний делителя част ты 2 равно его коэффициенту деления смена состояний происходит с частотой, равной частоте задающего генер тора 1. Таким образом осуществляетс разбиение периода тактовой частоты на К зон, щирина лЧ каждой из которы равна и запись в формирователе 3 двоичног кода номеров зон, синфазных фронтам входного сигнала. -Каждый фронт сигнала, поступающий на управляющий вход сумматора 4, представляет собо сигнал разрешения суммирования, хра нящегося в сумматоре 4 числа с кодом зоны, синфазной данному фронту сигнгша. Формирователь 5 производит ра биение сеанса связи на равные зоны. С первого выхода формирователя 5 слеует последовательность коротких имульсов, соответствующих началу зон анализа, а со второго - последоваельность коротких импульсов, соответствующих концу зон анализа. Счетчик б осуществляет подсчет колиества фронтов сигнала в зоне аналиа. Установка в нулевое состояние сумматора 4 и счетчика 6 в начале зон анализа производится поступающии на их входы импульсами с первого ыхода формирователя 5. Каждым имгульсом со второго выхода формирователя 5 на управляющий вход порогового блока 7 подается сигнал разрешения сравнения количества фронтов, подсчитанного счетчиком б с пороговым значением. В случае повышения порогового значения сигнал с выхода порогового блока 7, поступающий на управляющие входы регистра 8, регистра 9 суммы и блока, деления 10, разрешает поочередное осуществление следующих операций: запись двоичного кода количества фронтов сигнала в зоне анализа счетчика 6 в регистре 8; запись двоичного кода числа, представляющего собой сумму номеров зон, синфазных фронтам сугнала рассматриваемой зоны анализа, с выходов сумматора 4 в регистр 9 суммы; деление числа, записанного в регистре 9 суммы, на число, представленное в регистре 6, блоком 10 деления. Сигнал с выхода порогового блока 7 поступаеттакже на элемент 11 задержки. По истечении времени, достаточного для осуществления операции деления, с выхода элемента 11 задержки на управляющий вход блока 12 памяти поступает сигнал разрешения записи в блок 12 памяти двоичного кода числа, представляющего результат деления. Блок 12 памяти хранит эту информацию до поступления следующего сигнала с элемента 11 задержки. Число, записанное в блок 12 памяти, представляет собой среднее в течение зоны анализа рассогласование входного сигнала и тактовых импульсов. Дешифратор 13 выдает сигнал на соответствующем выходе в моменты времени, когда состояние разрядов делителя 2 частоты совпадает с состояниями соответствующих разрядов блока 12 памяти. Таким образом производится сдвиг импульсов тактовой частоты на время, равное измеренному среднему рассогласованию. Импульсы с выхода дешифратора 13 поступают на элемент 14 ИЛИ и затем используются для регенерации сигнала, Входной сигнал поступает на ДЛЗ 15, время задержки которой выбирается равным сумме длительностей зоны анализа и задержки элемента 11 задержки. В блоке 16 стробирования производится сдвиг тактовых импульсов на половину посылки и определение поляр ности входного сигнала в моменты врв мени, соответствующие иэмерениым положениям середины посылок. Формирова тель 17 выдает на выход устройства регенерированный сигнал требуемой величины и стандартной длительности. Предлагаемое устройство обладает повышенной точностью и помехоустойчивостью синхронизации. Кроме того, обеспечивается требуемая точность фазирования и сохранение синхронизма в перерывах связи и при передаче длительных сигналов одной полярности Устройство также позволяет уменьшить потери информации в процессе вхождения в синхронизм в начале сеанса свя зи и после длительных перерывов связи и обеспечивает прием коротких телеграмм. Формула изобретения 1. Устройство тактовой синхрониза 1.1ИИ и регенерации, содержащее последовательно соединенные задающий гене ратор и делитель частоты, выходы которого подключены соответственно ко входам формирователя сигнала фазовых зон и к управляющим входам дешифрато ра, к другим входам которого подключены выходы блока памяти, а такАсе по следовательно соединенные элемент ИЛИ, блок стробирования и формирователь выходного сигнала, при этом выходы дешифратора подключены ко входам элемента ИЛИ, отличающееся тем, что,- с целью повышения точности и помехоустойчивости синхронизации, в него введены последовательно соединенные сумматор, per гистр суммы и блок деления, а также формирователь сигнала зон анализа, элемент згщержки, регистр числа фронтов сигнала и последовательно соеди ненные счетчик фронтов сигнала и пороговый блок, выход которого подключен к объединенным управляющим входгм регистра суммы, регистра числа 1 юнто8 сигнала и блока деления и входу элемента задержки, выход которого подключен к управляющему входу блока , к соответствующим входам которого подключены выходы блока деления, пря этом первый выход формирователя сигнала зон анализа подключен к соответствукяцему входу сумматора и первому входу счетчика фронтов сигнала, второй вход которого объединен -с управляющими входами формирователя сигнала фазовых зон и сумматора, а выходы счетчика фронтов сигнала через регистр числа фронтов сигнала подключены к соответствующим входам блока деления , причем второй выход форьшрователя сигнала зон анализа подключен к управлякадему входу порогового блока, а ко входам сумматора соответственно подключены выходы формирователя сигнала фазовых зон. 2. Устройство по п.1, о т л и чаю щ е е с я тем, что, с целью овеспечения синхронизации коротких сооб- щений и уменьшения потерь информации, введена дискретная линия задержки, вход которой объединвн с управлякяцим входом формирователя сигнала фазовых зон, а выход подключен ко второму входу блока стробирования. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР № 594594, кл. Н 04 L 7/02, 1976 (проотип) .