Устройство синхронизации Советский патент 1991 года по МПК H04L7/02 

Изобретение относится к электросвязи и может быть использовано для синхронного приема дискретных сигналов в многоканальных системах передачи с временным разделением каналов и системах передачи данных.

Целью изобретения является повышение точности синхронизации.

На чертеже представлена структурная электрическая схема устройства синхронизации.

Устройство синхронизации содержит задающий генератор 1, формирователь

2последовательностей импульсов, блок

3добавления и исключения импульсов, блок 4 деления частоты, блок 5 запрета, фазовый дискриминатор 6, дифференцирующий блок 7, усредняющий блок 8, накопитель 9, формирователь 10 син- хронизирующих сигналов при перерывах связи, первый и второй элементы ИЛИ 11 и 12 и обнаружитель 13 перерывов связи.

Усредняющий блок 8 содержит формирователь 14 узких импульсов, первый и второй счетчики 15 и 16 импульсов, блок 17 сравнения.

Накопитель 9 содержит первый и второй регистры 18 и 19 сдвига, дешифратор 20 и накапливающий сумматор 21

Формирователь 10 синхронизирующих сигналов при перерывах связи содержит дешифратор 22, первый регистр 23 сдви га, блок элементов И 24, первый и второй сумматоры 25 и 26, второй регистр 27 сдвига, пороговый блок 28 и формирователь 29 управляющих сигналов.

Блок 4 деления частоты содержит делитель 30 частоты и дополнительный делитель 31 частоты.

Обнар ужитепь 13 перерывов связи со держит фазовый дискриминатор 32, блок 33 привязки сигналов к импульсной последовательности, первый накопитель

0

5

0

5

0

5

0

5

34, усредняющий блок 35, второй накопитель 36, первый и второй пороговые блоки 37 и 38, элемент ИЛИ 39, D-триггер 40, блок 41 добавления и исключения импульсов и блок 42 деления частоты.

Блок 33 привязки сигналов к импульсной последовательности содержит RS-триггер 43 и П-триггер 44.

Накопитель 34 содержит первый у. второй регистры 45 и 46 сдвига, дешифратор 47 и накапливающий сумматор 48.

Блок 42 деления частоты содержит первый и второй делители 49 и 50 частоты.

Устройство синхронизации работает следующим образом.

Синусоидальное напряжение задающего генератора 1 преобразуется в формирователе 2 в две последовательности коротких импульсов, частота следования которых равна частоте колебаний задающего генератора 1. Основная последовательность импульсов с первого выхода формирователя 2 через блок 3 добавления и исключения поступает на вход блока 4 деления с коэффициентом деления К. На другой вход блока 3 добавления и исключения подается вспомогательная последовательность, смещенная на половину периода следования импульсов по отношению к импульсам основной последовательности. В результате деления частоты следования импульсов, поступающих с выхода блока 3 добавления и исключения, на выходе блока 4 деления формируется опорный сигнал, в котором период следования импульсов равен длительности элементарного импульса информационного сигнала на входе дифференцирующего блока 7.

При отсутствии перерыва в канале связи фазовый дискриминатор 6 производит сравнение опорного сигнала, по

51

ступающего через блок 5 запрета, с последовательностью коротких импульсов, формируемых дифференцирующим блоком 7, по моментам изменения уровня (знака) элементарных импульсов в используемом для подстройки информационном канале.

Импульсы с выходов фазового дискрминатора 6 через соответствующие первый и второй элементы ИЛИ 11 и 12 подаются на первый и второй управляющие входы блока 3 добавления и исключения. При этом осуществляется подстройка фазы опорного сигнала.

Корректирующие команды с выходов фазового дискриминатора 6 подаются также на усреднякнций блок 8, который производит усреднение результатов фазового сравнения в фазовом дискриминаторе 6. При этом первый и второй счетчики 15 и 16 выполняют подсчет числа поступающих на их счетные входы корректирующих импульсов„ В блоке 17 сравнения происходит сравнение содержимого первого и второго счетчиков 15 и 16, результат которого отображается в виде единичного уровня на одном из выходов усредняющего блока через каждые К тактов опорного сиг- нала Если количество корректирующих импульсов на добавление и исключение импульсов за время счета было одинаковым, то на обоих выходах усред

няющего блока 8 появится нулевой уровень.

Управление работой усредняющего блока 8 осуществляется использованием основной и задержанной на такт опорного сигнала синхронизирующих последовательностей импульсов, формируемых соответственно на первом и втором выходах дополнительного делителя 31 с коэффициентом деления Kg. Длительность синхроимпульсов в основной и задержанной последовательностях равна длительности импульсов в опорном сигнале. Смена информации о направлении коррекции фазы НЕ. выходах блока 17 сравнения производится с помощью содержащейся в нем схемы привязки асинхронной информации по заднему фронту синхроимпульса основной последовательности. По окончании переходных процессов, связанных со сменой информации в блоке 17 сравнения, формирователь 14 осуществляет сброс в нулевое состояние первого и второго счетчиков 15 и 16. Срабатывание фор

Q

мироватепя 14 происходит по переднему фронту синхроимпульсов задержанной последовательности,

Накопитель 9 предназначен для накопления информации о направлении и частоте коррекции фазы на интервале времени, длительность которого равна суммарной длительности KjN тактовых интервалов информационного сигнала,, где N - количество ячеек памяти в первом и втором регистрах 18 и 19„

Алгоритм работы накопителя 9 определяется алгоритмом вычисления текущей алгебраической суммы числа корректирующих импульсов с учетом их знака (направления коррекции фазы)г

s,v,s;+(xlVl-x; N), .CMJ.

, i+1,

где X, - индикатор наличия и знака обобщённой корректирующей команды на j-м тактовом интервале;

значение текущей суммы на i-м тактовом интервале.

5

J

S- Q

5

0

5

5

0

Усредненная информация о направ- лении коррекции фазы опорного сигнала (обобщенные корректирующие команды), полученная в результате подсчета числа корректирующих команд на предыдущих К2 тактовых интервалах, поступает на входы первого и второго регистров 18 и 19, а также соответственно на четвертый и второй входы дешифра- тора 20, Одновременно на первый и третий входы дешифратора 20 подаются обобщенные корректирующие команды (импульсы) с выходов последних ячеек первого и второго регистров 18 и 19, отражающие результат анализа корректирующих команд на К2 тактовых интервалах опорного сигнала, наблюдавшихся за (N-1) интервалов перед текущим тактовым интервалом основной синхронизирующей последовательности о Дешифрируя полученную информацию, дешифратор 20 выдает на накапливающий сумматор 21 n-разрядное двоичное число, соответствующее разности Y , Х И -Х , т.е. второму слагаемому в правой части выражения для ,, При этом, количество разрядов п двоичного числа должно быть связано с количеством ячеек памяти N в первом и втором регистрах соотношением

n flog4N.+2-Ј log2N 9

Р

ГД6 целая часть

числа;

L lflo дробная часть числа;

: К

символ Кронекера.

Подразумевается, что старший . (n-й) разряд является знаковым. При подаче на тактовый (синхронизирующий) вход накапливающего сумматора 21 синхроимпульса основной последовательности происходит сложение n-разрядного двоичного числа, поступающего с выхода дешифратора 20 с содержимым внутреннего регистра накапливающего сумматора 21„ В результате на многопроводном выходе последнего появятся логические уровни, соответствующие новому значению текущей суммы S,j-tj числа корректирующих .импульсов.

При возникновении перерыва в канале связи на выходе обнаружителя 13 появляется высокий уровень напряжения (логическая 1). Это напряжение воздействует на запрещающий вход блока 5 запрета, прерывает подачу опорного сигнала на фазовый дискриминатор 6. В результате на первом и втором выходах последнего прекращается формирование корректирующих импульсов

Одновременно напряжение с выхода обнаружителя 13 подается на управляющие входы дешифратора 22 и формирователя 29. Под действием управляющего напряжения на первом многопроводном выходе дешифратора 22 формируется n-разрядное двоичное число, соответствующее значению текущей алгебраической суммы Sj числа корректирующих импульсов. Если SJ является отрицательным числом, то оно передается без изменений. Если же величина S - положительная, то она преобразуется в равное по модулю отрицательное число. При этом используется представление двоичных чисел в дополнительном коде

На втором выходе дешифратора 22 появляется логический уровень, соответствующий значению n-го знакового разряда суммы Sj. Этот уровень подается на информационный вход форм рователя 29, в котором он запоминается.

Формирователь 29 обеспечивает работу формирователя 10 с целью формирования во время перерыва корректирующих импульсов требуемого знака со средней частотой повторения, который определяется результатом вычисления

0

5

0

5

0

5

0

5

0

5

текущей суммы SV на тактовом интервале основной синхронизирующей последовательности, предшествующим началу перерыва. Первый синхроимпульс основной синхронизирующей последовательности, поданный после начала перерых ва, воздействует на синхронизирующий вход первого регистра 24, обеспечивая запись в него n-разрядного двоичного числа с выхода дешифратора 22, а также - на установочный вход второго регистра 27, в результате чего последний устанавливается в исходное нулевое состояние. В дальнейшем синхроимпульсы на первый регистр 23 не подаются, и записанное в нем число сохраняется до окончания подачи высокого уровня на управляющий вход формирователя 29 (до окончания перерыва).

При поступлении последующего первого синхроимпульса вспомогательный синхронизирующей последовательности на многопроводном выходе формирователя 29 формируется максимальное положительное n-разрядное двоичное число, например, состоящее из (п-1) единиц ,и нуля в n-м знаковом разряде при . Этот синхроимпульс через формирователь 29 поступает на синхронизирующий вход второго регистра 27, а также через инвертор внутри формирователя 29 на второй вход блока элементов И 24, обеспечивая запись двоичного числа с формирователя 29 во второй.регистр 27.

При окончании первых синхроимпульсов основной и вспомогательной синхронизирующих последовательностей отрицательное двоичное число с выхода первого регистра 23 через блок элементов И 24 поступает на первый вход первого сумматора 25, на второй вход которого подается максимальное положительное число - n-разрядное двоичное число0 Результат сложения этих чисел появляется на втором входе второго сумматора 26, на первый вход которого воздействуют нулевые логические уровни „

Второй синхроимпульс основной синхронизирующей последовательности че- . рез формирователь 29 подается только на синхронизирующий вход второго регистра 27, чем обеспечивается запись в него результата сложения с выхода второго сумматора 26. Если записанное во второй регистр 27 число положительно, то последующий второй синхроимпульс вспомогательной синхронизирующей последовательности через формирователь 29 не проходит.

Описанный процесс суммирования содержимого первого регистра 23 с результатом предыдущего сложения во втором регистре 27 продолжается до тех пор, пока сумма на выходе первого сумматора 25 не станет меньшей или равной нулю. В этом случае на выходе порогового блока 23 появится напряжение высокого уровня (логическая 1)

С приходом очередного синхроимпульса основной синхронизирующей последо- вательности полученное отрицательное число или нуль будет записано во второй регистр 27. Последующий второй синхроимпульс, поступающий на соответствующий вход формирователя 29, обеспечивает блокировку первого входа первого сумматора 25 за счет подачи напряжения нулевого уровня на второй вход блока элементов И 24, а также формирование максимального по- ложительного п-разрядного двоичного числа на многопроводном выходе формирователя 29 и синхронизацию второго регистра 27. Это означает, что во второй регистр 27 будет записано по- ложительное число, являющееся результатом сложения максимального положительного числа и отрицательного остатка от предшествующих операций сложения. Одновремено, на первом или втором синхронизирующих выходах формирователя 29 будет сформирован корректирующий импульс. Номер выхода, на котором будет формироваться требуемый корректирующий импульс, опре- деляется сохраняемой в формирователе 29 информацией о знаке текущей суммы S- (знаке фазового расхождения) вычисленной перед началом перерыва.

После записи во второй регистр 27 положительного числа вновь повторяется процесс последовательного сложения содержимых первого и второго регистров 23 и 27 до получения отрицательного или нулевого остатка и фор- мирования по этому признаку корректирующей команды этого знака. При этом обеспечивается практически равномерная во времени подача корректирующих импульсов на требуемый первый или второй управляющий вход блока 3 добавления и исключения со средней частотой, равной средней частоте форми- рования корректирующих команд в тече

,- ю

if20 25 30 35 40

дБ ,п

5

ние тактовых интервалов опорного сигнала непосредственно перед началом перерыва. Корректирующие импульсы будут формироваться строго равномерно во времени, если максимальное положительное n-разрядное двоичное число делится (без остатка) на модуль числа, записанного в первый регистр 23.

По окончании перерыва в канале связи на выходе обнаружителя 13 устанавливается напряжение нулевого уровня. Тем самым блокируется работы формирователя 10 и вновь обеспечивается поДача опорного сигнала через блок 5 запрета на фазовый дискриминатор 6.

Принцип действия обнаружителя 13 основан на анализе преобладания корректирующих команд того или иного знака в системе дискретной фазовой автоматической подстройки частоты на определенном временном интервале. Дискретная фазовая автоматическая подстройка частоты для обеспечения анализа флуктуации во времени корректи- реющих команд осуществляется с использованием блока 41 добавления и исключения, первого делителя 49 и фазового дискриминатора 32 на основе основной и вспомогательной последовательностей коротких импульсов, поступающих на обнаружитель 13 с соответствующих выходов формирователя 2.

Первый накопитель 34 производит вычисление текущей алгебраической суммы числа корректирующих команд (с учетом их знака) на интервале времени, определяемом продолжительностью N тактовых интервалов опорного сигнала на выходе первого делителя 49, где N(1-2)-К, количество ячеек памяти в первом и втором регистрах 45 и 46, а К - коэффициент деления первого делителя 49 идентично делителю 30.

Если величина текущей алгебраической суммы на выходе первого накопи- ;тадя 34 превысит по абсолютной величине некоторый порог (например, 0,15 XN,), то первый пороговый блок 37 через элемент 1ШИ 39 опрокидывает D-триггер 40, обеспечивая создание на выходе обнаружителя 13 напряжения высокого уровня. Подача информации о формируемых корректирующих командах на первый накопитель 34 производится с помощью блока 33 привязки.

Второй накопитель 36 (идентичный по структуре первому накопителю 34)

производит вычисление текущей алгебраической суммы числа обобщенных корректирующих команд на интервале времени, определяемом продолжительностью . Ng тактовых интервалов опорного сигнала, где , Krt, a Kg - коэффициент деления второго делителя 50, идентичного дополнительному делителю 31. При превышении абсолютной величиной JQ текущей алгебраической суммы на выходе второго накопителя 36 некоторого порога (например, 0,15-Nj) второй пороговый блок 38 через элемент ИЛИ 40 опрокидывает D-триггер 40, создающий jf на выходе обнаружителя 13 напряжение высокого уровня. Подача обобщенных корректирующих команд на второй накопитель 36 производится с помощью усредняющего блока 35, идентичного 20 усредняющему блоку 8.

л в д с

Формула из. обретения

1. Устройство синхронизации, со- 2 держащее последовательно соединенные задающий генератор, формирователь последовательностей импульсов, блок добавления и исключения импульсов и блок деления частоты, последовательно со- 3 единенные дифференцирующий блок, фазовый дискриминатор и усредняющий блок, последовательно соединенные обнаружитель перерывов связи и формирователь синхронизирующих сигналов при , перерывах связи, а также блок запрета, отличающееся тем, что, с целью повышения точности синхронизации, введены накопитель и первый и второй элементы ИЛИ, при этом выход до блока деления частоты подсоединен к информационному входу блока запрета, запрещающий вход и выход которого подсоединены соответственно к выходу обнаружителя перерывов связи и друго- 45 му входу фазового дискриминатора, первый и второй выходы усредняющего блока через накопитель подключены к информационным входам формирователя синхронизирующих сигналов при пере- 50 рывах связи, первый и второй выходы которого подсоединены соответственно к первым входам первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к первому и второму выходам фазового дискриминатора, объединенные первые тактовые входы и объединенные вторые тактовые входы формирователя синхронизирующих

. Qf

сигналов при перерывах связи, накопителя и усредняющего блока подключены соответственно к первому и второму дополнительным выходам блока деления частоты, а первый и второй выходы формирователя последовательностей импульсов подсоединены соответственно к первому и второму информационным входам блока добавления и исключения импульсов, первый и второй управляющие входы которого подключены соответственно к выходам первого и второго элементов ИЛИ, причем обнаружитель перерывов связи содержит последовательно соединенные фазовый дискриминатор, блок привязки сигналов к импульсной последовательности, первый накопитель, первый пороговый блок, элемент ИЛИ и D-триггер, последовательно соединенные блок добавления и исключения импульсов, блок деления частоты, усредняющий блок, второй накопитель и второй пороговый блок, выход которого подсоединен к второму входу элемента ИЛИ, первый и второй выходы фазового дискриминатора подсоединены соответственно к первому и второму информационным входам усредняющего блока, дополнительный тактовый вход которого объединен с тактовым входом второго накопителя и подключен к второму выходу блока деления частоты, третий выход которого подсоединен к тактовым входам D-триггера, блока привязки сигналов к импульсной последовательности первого накопителя и входу фазового дискриминатора, а первый и второй управляющие входы блока добавления и исключения импульсов подключены соответственно к первому и второму выходам фазового дискриминатора, причем другой вход фазового дискриминатора, первый и второй управляющие входы блока добавления и исключения импульсов и выход D-триггера являются соответственно информационным входом первым и вторым тактовыми входами и выходом обнаружителя перерывов связио

2. Устройство по п. 1, отличающееся тем, что формироваель синхронизирующих сигналов при ерерывах связи содержит последоваельно соединенные дешифратор, первый егистр сдвига, блок элементов И, ервый сумматор, пороговый блок, форирователь управляющих сигналов, втоой сумматор и второй регистр сдвига,

выходы которого подсоединены к соответствующим вторым входам первого сумматора, выходы которого подсоединены к соответствующим вторым входам второго сумматора, дополнительный выход дешифратора подсоединен к информационному входу формирователя уп- равлякмцих сигналов, управляюг ий вход, прямой и инверсный выходы второго синхросигнала и выход первого синхросигнала которопо подключены соответственно к управляющему входу дешифратора, синхронизирующему входу второго регистра сдвига, второму входу блока элементов И и объединенным синхронизирующему входу первого регистра сдвига и устанавливающему входу второго регистра сдвига, причем информационные входы дешифратора, первый и вто- рой тактовые входы, управляющий вход и первый и второй выходы синхронизирующих сигналов формирователя управляющих сигналов являются соответственно информационными входами, первым и вторым тактовыми входами, управляющим входом и первым и вторым выходами формирователя синхронизирующих сигналов при перерывах связи.

I

3. Устройство по п. 1, отличающееся тем, что усредняющий блок содержит последовательно соедк- неиные формирователь узких импульсов, первый счетчик импульсов и блок сравнения, а также второй счетчик импульсов, установочный вход и выходы которого подключены соответственно

j 0 5

0

5

к выходу форимирователя узких им- . пульсов и вторым входам блока сравнения, причем счетные входы первого и второго счетчиков импульсов, вход формирователя узких импульсов, тактовый вход блока сравнения и первый и второй выходы блока сравнения являются соответственно первым и вторым информационными входами, первым и вторым тактовыми входами и первым и вторым выходами усреднякщего блока.

4. Устройство по п. 1, отличающееся тем, что, накопитель содержит последовательно соединенные первый регистр сдвига, дешифратор и накапливающий сумматор, а также второй регистр сдвига, информационный вход и выход которого подключены соответственно к второму и третьему вхо- /

дам дешифратора, четвертый вход которого подключен к информационному входу первого регистра сдвига, первый тактовый вход первого регистра сдвига подключен к первому тактовому ду второго регистра сдвига и тактовому входу накапливающего сумматора, а второй тактовый вход первого регистра сдвига подключен к второму тактовому входу второго регистра сдвига, причем информационные входы первого и второго регистров сдвига, первый и второй тактовые входы первого регистра сдвига и выходы накапливающего сумматора являются соответственно первым и вторым информационными входами, первым и вторым тактовыми входами и выходами накопителя.

Изобретение относится к электросвязи и может быть использовано для синхронного приема дискретных сигналов в многоканальных системах передачи с временным разделением каналов и системах передачи данных. Целью изобретения является повышение точности синхронизации. Устройство синхронизации содержит задающий генератор 1, формирователь 2 последовательностей импульсов, блок 3 добавления „ и исключения импульсов, блок 4 деления частоты, блок запрета 5, фазовый дискриминатор 6, дифференцирующий блок 7, усредняющий блок 8, накопитель 9, формирователь 10 синхронизирующих сигналов при перерывах связи, . цементы ИЛИ 11 и 12, обнаружитель 13 перерывов связи. При отсутствии перерыва связи фазовый дискриминатор 6 производит сравнение опорного сигнала, поступающего через блок запрета 5, с сигналом формируемым дифференцирующим блоком 7, выходные сигналы которого через элементы ИЛИ 11 и 12 воздействуют на соответствующие управляющие входы блока 3 добавления и исключения, При этом осуществляется подстройка Лазы опорного сигнала. При возникновении перерыва связи на выходе обнаружитатя 13 формируется сигнал, который, поступая на блок запрета 5, прерывает подачу опорного сигнала на фазовый дискриминатор 6. о Ј