Резервированный делитель частоты Советский патент 1981 года по МПК H03K21/34 

(54) РЕЗЕРВИРОВАННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ

1

Изобретение отндсится к электронным цифровым системам с резервированием и может быть использовано в качестве хранителя времени в сочетании с высокостабильным генератором в условиях случайных сбоев отдельных элементов. ,

Известен резервированный делитель частоты, содержащий два- канала деления, каждый из которых состоит из последовательно соединенных делителя частоты, блока контроля сбоев и элемента памяти, а. также элемент задержки, выход которого подключен к другим входам элементов памяти, первый выход каждого из которых соединен о установочным входом делителя частоты своего канала деления 1.

Недостатками известного устройства являются низкая достоверность функционирования, обусловленная тем, что, в случае возникновения сбоев в двух каналах делителей частоты во время одного цикла работы, например во время N-ro цикла, один из каналов закрывается (сигналом элемента памяти), остается закрытым в течение следующего (М+1}-го цикла работы другого канала и возобновляет работу только с (N+2)-ro цикла, а также

низкая достоверность контроля, так как устройство выдает информацию о неисправности только при сбоях и не

выдает никакой информации при отказе делителей частоты в одном или другом канале; при срабатывании элемента памяти в случае сбоя отсутствует информация о том, в каком именно делителе канала (в основном или

контрольном) произошел сбой, и недостаточная надежность, так как при отказе основного частоон в любом канале на ьыходе. отказавшего канала отсутствуют выходные сигналы. .

Кроме того, в случае отказа основного делителя частоты, например в первом канале, при возникновении затем случайного сбоя во втором канале, устройство становится полностью неработоспособным, так как после сбоя делители частоты того канала, где произошел сбой, закрываются и не выводятся из закрытого состояния

из-за отсутствия сигналов на выходе первого отказавшего канаша.

Кроме того, устройство становится неработоспособным в случае выхода из строя основного делителя частоты в одном канале и последующего . выхода из строя любого из делителейв другом канале. Цель изобретения - повышение достоверности функционирования и контроля. Для дбстижения этой цели в резервированный делитель частоты, содержащий два канала деления, каждый из которых состоит из последовательно соединенных делителя частоты,блока контроля сбоев и элемента памяти,а также элемент задержки, выход которого псэдключен к другим входам эле. ментов памяти, первый выход каждого из которых соединен с установочным входом делителя частоты своего канала деления, введены элементы И.и ИЛИ а в каждый канал деления введены дополнительный делитель частоты, допол нительный блок контроля сбоев и дополнительный элемент памяти, соединенные последовательно, а также инве торы, блоки восстановления, блок кон троля отказов, в.ыполненный на элементах И, ИЛИ и триггерах, и блок коммутации, выполненный на элементах И и ИЛИ, причем другой вход каждого дополнительного элемента памяти подключен к выходу элемента задержки, а выход - к установочному входу дополнительного делителя частоты своего канала деления, при этом выход делителя частоты первого канала деления соединен непосредственно с первым входом первого элемента И, с первым входом второго блока восстановления своего канала деления, с первым входом первого блока восстановления дру гого канала деления и с первыми входами первых элементов И блоков комму тации, и через первый инвертор - с первыми входами дополнительного блока контроля сбоев своего канала деле ния и с первытли входами всех блоков контролясбоев другого канала деления, выход дополнительного делителя частоты первого -канала деления соединен непосредственно с первыми входами блоков восстаноЁления своего ка нала деления, с первым входом второго элемента И блока коммутации и с первым входом второго элемента И, а через второй инвертор - со вторыми входами блока контроля сбоев своего канала деления, выход делителя часто ты второго канала деления подключен непосредственно ко второму входу пер вого элемента И, ко второму входу первого блока восстановления первого канала деления и к первому входу вто рого блока восстановления своего канала деления, а через третий инвертор - к третьим входам всех блоков контроля сбоев первого канала деления и к третьему входу дополнительно го блока контроля сбоев своего канала деления, выход дополнительного делителя частоты второго канала деле ния подключен непосредственно ко вто рым входам блоков восстановления и второго элемента И блока коммутации своего канала деления и ко второму входу второго элемента И, а через четвертый инвертор - к четвертым входам блоков контроля сбоев первого и второго каналов деления и к четвертому входу дополнительного блока контроля сбоев первого канала деления, выходы блоков восстановления и элементов И подключены ко входам элемента ИЛИ, выход которого соединен со входом элемента задержки, прич ем первый выход каждого блока контроля сбоев подключен к первому входу первого элемента ИЛИ блока .контроля отказов своего канала деления, второй выход - к первому входу первого элемента И блока контроля отказов другого канала деления, а третий выход - к первому входу второго элемента ИЛИ блока контроля отказов другого канала деления, первый выход каждого дополнительного блока контроля сбоев соединен со вторым входом первого элемента И блока контроля отказов своего канала деления, второй выход - с третьим входом первого элемента И блока контроля отказов другого канала деления, а третий выход с первым входом третьего элемента ИЛИ блока контроля отказов другого канала деления, второй выход каждого элемента памяти подключен к четвертому входу первого элемента И блока контроля отказов своего канала деления, а второй выход каждого дополнительного элемента памяти-- к первому входу второго элемента И блока контроля отказов своего канала деления, выход первого элемента И каждого блока контроля отказов через соответствующий Первый триггер соединен со вторым входом первого элемента ИЛИ блока контроля отказов своего канала деления и со вторым входом . второго .элемента ИЛИ блока контроля отказов другого канала деления, в каждом блоке контроля отказов выходы элементов ИЛИ через соответствующий второй элемент И подключены ко входу соответствующего второго триггера, один из выходов которого соединен со вторым входом третьего элемента ИЛИ блока контроля отказов другого канала деления, со вторым входом первого элемента И и первым входом третьего элемента И блока коммутации своего канала деления и со вторым входом первого элемента И блока коммутации другого канала деления, а другой выход - со вторым входом второго элемента И блока коммутации своего канала деления, при этом в каждом блоке коммутации выходы элементов И подключены ко входам соответствующего элемента ИЛИ, а выход второго элемента И соединен также со вторым входом третьего элемента И блока ком-мутации другого канала деления. На чертеже представлена структурная электрическая схема резервирован ного делителя частоты. Резервированный делитель частоты содержит делители 1,2 частоты перво го канала деления, делители 3/4 частоты второго канала деления, блоки 5-8 контроля сбоев, состоящие из элементов И 9 - 12, элементы 13-16 памяти, инверторы 17-20, блоки восстановления на элементах И 21-24, элемент ИЛИ 25, элементы И 26,27, элемент 28 задержки, блоки 29, 30 контроля отказов соответственно пер вого и второго каналов, состоящие И31 элементов И 31, 32, элементов ИЛИ 35 и триггеров 36, 37, блоки 38, 39 коммутации соответственно перво го и второго каналов, состоящие из элементов И 40-42 и элемента ИЛИ 43 Первые входы элементов И 9-11 каждо го из блоков 5-8 контроля сбоев объединены и подключены к выходам делителей 1-4 частоты соответственно. Вторые входы элементов И 9-11 блоков 6-8 контроля сбоев соответственно подключены через инвертор 17 к вы.хо ду делителя 1 частоты. Вторые входы элемента И 9 блока 5 контроля сбоев и элементов И 10 блоков 7,8 контрол сбоей подключены через инвертор i8 к, выходу делителя 2 частоты. Вторые входы элементов И 10 блоков 5,6 конт роля сбоев и элемента И 9 блока 8 контроля подключены через инвертор 19 к выходу делителя 3 частоты. Вто рые входы элементов И 9-11 блоков. 5-7 контроля сбоев соответственно подключены через инвертор 20 к выход делителя 4 частоты. Выходы элементов И 9-11 блоков 5-8 контроля сбоев под ключены через соответствующий элеме И 12 ко входу элементов 13-16 памяти соответственно. Единичные выходы элементов 13-16 памяти подключены к установочным входам делителей 1-4. частоты соответственно. Нулевые входы элементов 13-16 памяти объединены и подключены через элемент 28 задержки к выходу элемента ИЛИ 25, входы которого соединены с выходами элементов И 26,27, и блоков восстановления на элементах и 21-24. Выход делителя 1 частоты подключен к первым входам элементов И 21, 22, 27 Выход делителя 2 частоты подключен К первым входам элементов И 26,23 и ко второму входу элемента- И 21, Выход делителя 3 частоты подключен ко вторым входам элементов И 22, 26 и к первому входу элемента И 24, Выход делителя 4 частоты подключен ко вторым входам элементов И 23,24, 27. Выходы элемента И 9 блока 5 контроля сбоев и элементов И 10 блоков 7 и 8 контроля сбоев подключены ко входам элемента И 31 блока 29 кон роля отказов первого канала деления, а выходы элемента И 9 блока 8 контроля сбоев и элементов И 10 блоков 5,6 контроля сбоев - ко входам элемента И 31 блока 30-контроля отказов второго канала деления. Выходы элементов И 9 блоков 6,7 контроля сбоев подключены к первым входам элементов ИЛИ 33 соответственно блоков 29,30 контроля отказов, выходы элементов И 11 блоков 6,7 контроля к первым входам элементов ИЛИ 34 соответственно блоков 30 и 29 контроля, а выходы элементов И 11 блоков 5 и 8 контроля - соответственно ко входам элементов ИЛИ блоков 30 и 29 конГроля. Выходы элементов И 31 каждого канала подключены к единичным входам триггеров 36 соответствующего канала. Единичные выходы триггеров 36 каждого канала подключены ко вторым входам элемента ИЛИ 33 собственного канала и элемента ИЛИ 34 другого канала. Выходы элементов ИЛИ 33-35 каждого канала подключены через соответствующие элементы И 32 к единичным входам триггеров 37 собственного канала. Нулевые выходы триггеров 37 первого и второго каналов подключены к первым входам элементов И 40 блоков 38,39 коммутации соответственно. Единичные выходы триггеров 37 каждого канала подключены ко втopы 1 входам элементов ИЛИ 35 другого к-анала, к первьм входам элементов И 41, 42 собственного канала и ко вторым входам элемента И 42 другого канала. Вторые входы элементов И 41 каждого канала . подключены к выходам элементов И 40 другого канала. Вторые входы элементов И 40 первого и второго каналов соединены соответственно с выходами делителей 1,4 частоты. Четвертые входы элементов И 31 первого и второго каналов соединены с нулевыми выходами элементов 14 и 15 памяти соответственно, а четвертые входы элементов И 32 первого и второго каналов соединены с нулевыми выходами элементов 13 и 16 памяти соответ-. стве.нно. Выходы элементов И 40-2 каждого канала подключены через соответствующий элемент ИЛИ 43 к выходам соответствующего канала устройства. Входы делителей 1-4 частоты соединены со входом устройства. Примем состояние триггеров, при - , котором на нулевом выходе разрешающий потенциал, за нулевое (-О), а состояние, при котором на единичном выходе разрешающий потенциал, за единичное (). Резервированный делитель, частоты работает следующим образом. В исходном состоянии элементы 13-16 памяти и триггеры 36,37 блоков 29,30 контроля отказов обоих каналов находятся в нулевом состоянии. Элементы И 40 обоих каналов открыты -по первым входам разрешающими (высокими) потенциалами нулевых выходов триггеров 37 собственного канала, а элементы И 41 обоих каналов закрыты по первьзм входам запрещающими (низкими) потенциалами единичных вЫхс ;ов триггеров 37 собственного .чанала.Элементы И .42 обоих каналов закрыты по первому и второму вхоДам низкими потенциалами единичных выходов триггеров 37 соответственно собственного и другого каналов Элементы И 31, 32 блока 29 контроля отказов первого канала по четвертым входам высокими потенциала ми нулевых выходов элементов 14 и 15 памяти, а элементы И 31, 32 блока 30 контроля отказов второго канала открьаты по четвертым входам высокими потенциалами нулевых выходов эле ментов 15 и 16 памяти соответственн Входная последовательность импул сов поступает на входы делителей 14 частоты. Импульсы с выходов делителей 1-4 частоты поступают на первые входы элементов И 9-11 соответствующих блоков 5-8 контроля сбоев. На вторые входам элементов И 9-11 ка дого блока 5-8 контроля поступают импульсы с выходов трех других дели телей частоты через инверторы 17-20 Выходные импульсы делителя 1 частоты поступают также на первые входы элементов И 21, 22, 27 и через открытый эл&лент И 40 и элемент ИЛИ 43 блока 38 ко1ЛУ1утации - на выход первого канала устройства. Выходные импульсы делителя 4 частоты поступают также на первые входы элементов И 23, 24, на второй вход элемента И 27 и через открытый элемент И 40 и элемент ИЛИ 43 блока 39 коммутации - на выхо второго канала устройства. Выходные импульсы делителя 2 поступают также на первый вход элемента И 26, на вторые входил элементов И 21 23 и на третьи входы элементов И 42 обоих каналов. Выходные импульсы Делителя 3 поступают на вторые входы элементов И 22, 24, 26. При совпадении импульсов на выходах делителей 1-4 частоты элементы И 9-11 блоков 5-8 контроля сбоев остаются закрытыми, а на выходе элемента ИЛИ 25 появляется сигнал, который через элемент 28 задержки поступает на нулевые.входы элементов 13-16 памяти, подтверждая нулевое состояние блоков 5-8 контрол; сбоев, соответствующее исправному состоянию делителей частоты. В случае возникновения сбоя, например в делителе 1 частоты, на его выходе появляется сигнал, опережающи сигналы на выходах других делителей частоты. При этом открываются элементы И 9-11 блока 5 контроля сбоев, которые, открывая элемент И 12, устанавливают в элемент 13 памяти.При этом высокий потенциал единич ного выхода элемента 13 памяти устанавливает делитель I частоты в исходное состояние и держит его в этом состоянии (делитель останавливается), низким потенциалом нулевого выхода элемента 13 памяти закрывается по четвертому входу элемент И 32 блока 29 контроля отказов первого канала. При появлении затем импульсов на выходах делителей 2-4 выходной сигнал элемента ИЛИ 25 через элемент 28 задержки подтверждает исходное состояние эла«1ентов 14-16 памяти и возвращает в исходное состояние элемент 13 памяти. При этом снимается сигнал с установочного входа делителя 1 часТоты, и Он начинает работать. После восстановления сбившегося делитёЗгя частоты по исправным последний начинает реботать синхронно с другими делителями, т.е. импульсы на выходах всех делителей частоты появляются одновременно. При изменении состояния элемент памяти сигнализирует о сбое соответствующего делителя частоты. . В случае возникновения сбоев в двух любых делит ел ях частоты во время одного цикла работы делителей срабатывает элемент памяти одного соответствующего блока контроля сбоев и устанавливает в исходное состояние свой делитель частоты, затемэлемент памяти другого соответствующего блока контроля и устанавливает в исходное состояние свой делитель частоты. После появления импульсов на выходах двух других исправных делителей частоты сигнал с выхода элемента ИЛИ 25 через элемент 28 задержки восстанавливает исходное состояние переключавшихся элементов памяти, в результате чего восстанавливается работа делителей частоты, в которых произошел сбой.После восстановления сбившихся делителей частоты последние начинают работать синхронно с двумя другими делителями частоты. При этом на выходы обоих каналов устройства сигналы выдаются без потери информации. При отказах делителей частоты устройство работает следующим образом. В случае отказа (отсутствие выходного импульса), например, делителя 1 частоты с появлением сигналов на выходах делителей 2-4 частоты открываются элемент И 9 и элементы И 11 блоков 6-8 контроля сбоев соответственно, выходные сигналы которых через элементы ИЛИ 33-35 открывают элемент И 32 блока 29 контроля отказов первого канала. Выходной сигнал элемента И 32 устанавливает в единичное состояние триггер 37. При этом низким потенциалом нулевого выхода триггера 37 закрывается элемент И 40 блока 38 коммутации первого канала, высоким потенциалом единичного

выхода открываются по первому входу элемент И 42, закрытый по второму входу низким потенциалом единичного выхода триггера 37 второго канала, и по первому входу-элемент И 41. При этом ВЫХОДНОЙ сигнал делите- ля 4 частоты, поступающий через элементы И 40, ИЛИ 43 блока 39 коммутации на выход второго канала, подается одновременно с выхода элемента И 40 на вход элемента И 41 первого канала и открывает его.Выходной сиг- нал элемента И 41 через элемент ИЛИ 43 блоРа 38 коммутации поступает на выход первого канала устройства.

Таким образом, приотказе, например, делителя 1 частоты выходные 15 сигналы выдаются с выходов обоих каналов устройства. Сигнал с едийичного выхода триггера 37 блока 29 контроля отказов сигнализирует об отказе делителя 1 частоты. Аналогичным 2Q образом устройство работает в случае отказа делителя 4 частоты. Тогда с появлением сигналов на выходах делителей 1-3 частоты .открываются элементы И 11 и И 9 соответственно блоков 5-7 контроля сбоев,выходные сигналы которых через элементы ИЛИ 3335 и элемент И 32 устанавливают в триггер 37 блока 30 контроля отказов второго канала. При этом закрывается элемент И 40 и открыва- 30 ется элемент И 41 блока 39 коммутации и на выход EfTopdro канала устройства проходят выходные сигналы делителя 1 частоты через элемент И 40 первого канала и элементы И 41 и 35 ИЛИ 43 второго канала.Сигнал с единичного выхода триггера 37 блока 30 контроля указывает на отказ делите-ЛЯ 4 частоты.

В случае выхода из строя делителя 40 4 частоты после предварительного отказа делителя 1 элементы ИЛИ 34, 33 блока 30 контроля открываются выходнь1ми сигналами элементов И 11 и И 9 блоков 6,7 контроля соответственно, 5 а элемент ИЛИ 35 открыт высоким . потенциалом единичного рыхода триггера 37 блока 29 контроля. При этом открывается элемент И 32 и устанавливает в триггер 37 блока 30 0 контроля отказов. При установке в 1. триггеров 37 обоих каналов открыты по первому и второму входам элементы И 42 обоих каналов. При этом выходные сигналы делителя 2, ,.. поступающие на третьи входы элемен- тов И 42 обоих каналов, открывают х и через элементы ИЛИ 43 проходят на выходы обоих каналов устройства.

При отказе делителя 2 частоты выодными сигналами элемента И 9 бло- 60 а 5 контроля и элементов И 10 бло ов 7,8 контроля открывается элеент И 31 и устанавливает в 1 риггер 36 блока 29 контроля, а при тказе делителя 3 частоты выходными 65

сигналами элемента И 9 блока 8 контроля и элементов И 10 блоков 5,6 контроля открывается элемент И 31 и устанавливает в Ч триггер 36 блока 30 контроля отказов.

Предлагаемое устройство позволяет повысить достоверность функционирования благодаря исключению потери информации на выходах устройства при случайном сбое двух делителей частоты во время одного цикла. При сбое любого из делителей частоты после появления сигнала на его выходе происходит закрывание только данного делителя.. Открывание делителя частоты (возобновление его работы) происходит по сигналу блока восстановления, который срабатывает при правильной работе хотя бы двух делителей частоты. Поэтому при сбое двух любых делителей частоты во время одного цикла работы происходит их поочередное закрывание с последующим возобновлением их работы по сигналу блока восстановления, который появляется по окончании данного цикла работы двух других делителей.

Кроме того, устройство позволяет также повысить достоверность контроля благода Зя тому, что оно выдает информацию как при сбое, так и при отказе каждого конкретного делителя частоты; и увеличить надежность за счет того, что при отказе рабочего делителя частоты в одном из каналов на выход данного канала начинают поступать через соответству1бщий блок коммутации импульсы с выхода рабочего делителя частоты другого канала. В случае возникновения после этого случайного сбоя в одном из делителей частоты другого канала устройство остается работоспособным и выходные сигналы продолжают выдаваться по обоим каналам.

Предлагаемое устройство остается работоспособным и после отказов рабочих делителей частоты в обоиг каналах. При этом на оба выхода устройства проходят выходные сигналы контрольного делителя частоты первого. канала через соответствующие блоки коммутации.

Формула изобретения

Резервированный делитель частоты, содержащий два канала деления,каждый из которых состоит из последовательно соед«}ненных делителя частоты, блока контроля сбоев и элемента памяти, а также элемент задержки, выход которого подк.гаочен . к другим входам элементов памяти, первый выход каждого из которых соединен с установочным входом делителя частоты своего канала деления, отличающийс я тем, что. С целью повышения достоверности функционирования и контроля, в него введены элементы Н и ИЛИ, а в каждый канал деления введены дополнительный делитель частоты, дополнительный блок контроля сбоев и дополнительный элемент памяти, соединенные последовательно, а также инверторы, блоки восстановления, блок контроля отказов,выполненный на элементах И, ИЛИ и триг-. герах, и блок коммутации, выполненный на элементах И и ИЛИ, причем другой вход каждого дополнительного элемента памяти подключен к выходу элемента задержки, а выход - к установочному входу дополнительного делителя частоты своего канала делени при этом выход делителя частоты первого канала деления соединен непосредственно с первым входом первого элемента И, с первым входом второго блока восстановления своего канала деления, с первым входом первого блока восстановления другого канала деления и с первыми входами первых элементов И блоков коммутации, и че рез первый инвертор - с перв1л-1И вхо дами дополнительного блока контроля сбоев своего канала деления и с пер входами всех блоков контроля сбоев другого канала деления, выход дополните.пьного делителя частоты пер вого канала деления соедикен непосредственно с первыми входсэ.ми блоков восстановления своего канала деления, с первым входом второго элемента И блока коглг утадии и с первым входом второго элемента И, а че рез второй инвеотор - со вторыми входам:- блока контроля сбоев своего канала деления и со вторыми входами всех блокоэ контроля сбо ев друмого канала деления,- выход частоты- второго канала деления подключен непосредственно ко второму входу первого элемента И, ко второму входу первого 6JjCKa восстановления первого канала деления и к первому входу второго блока восстанов;1ения своего канала деления, а через третий инвер тор - к третьим входам всех блоков контроля сбоев первого канала деления и к третьему входу дополнительно го блока контроля сбоев своего канал-а , выход дополнительного :астоты второго канала деделителления под.1,клпчег непосредств.енно ко BTOpbHvi .входам блоков восстановления и второго элемента И блока KONSviyTaции cEoeio канала деления и ко второму входу второго элемента И, а через четвертый инвертор - к четвертым входам блоков контроля сбоев первого и второго каналов деления и к четвертому входу дополнительного блока контроля сбоев первого канала деления, выходы блоков восстановлени к элементов И подключены ко входам элемента ИЛИ, выход которого соединен со входом элемента задержки,причем первый выход каждого блока контроля сбоев подключен к первому входу первого элемента ИЛИ блока контроля отказов своего канала деления, вторЪй выход - к первому входу первого элемента И блока контроля отказов другого канала деления, а третий выход - к первому входу второго элемента ИЛИ блока контроля отказов другого канала деления,первый выход каждого дополнительного блока контроля сбоев соединен со вторым входом первого элемента И блока контроля отказов своего канала деления, второй .выходс третьим входом первого элемента И блока контроля отказов, другого канала деления, а третий выход - с первым входом третьего элемента ИЛИ блока контроля отказов другого канала деления, второй выход каждого элемента памяти подключен к четвертому входу первого элемента И блока контроля отказов своего канала делен-ия, а второй выход каждого дополнительного элемента памяти - к первому входу второго элемента И блока контроля отказов своего канала деления, выход первого элемента И каждого блока контроля отказов через соответствующий первый триггер Соединен со вторым входом первого элемента ИЛИ блока контроля отказов своего канала деления и со вторым входом второго элемента ИЛИ блока контроля отказов другого канала деления, в каждом блоке контроля отказов выходы элементов ИЛИ через со-. ответствующий второй элемент И подключены ко входу соответствующего второго триггера, один из выходов которого соединен со вторым входом третьего элементаИЛИ блока контроля отказов другого канала деления, со вторым входом первого элемента И и первым входом третьего элемента И блока ког/1мутации своего канала деления и со втоpHNi входом первого элемента И блока ко -1утации другого канала деления, а другой выход - со вторым входом второго элемента И блока коммутации своего KaHajia деления, при этом в каждом блоке коммутации выходы элементов И подключены ко входам соответствующего элемента ИЛИ, а выход второго элемента И соединен также со вторы / входом третьего элемента И блока коммутации другого канала деления. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР № 499672, кл. Н 03 К 21/34, 1974 (прототип),