Управляющая логическая машина Советский патент 1989 года по МПК G06F17/00 

Изобретение относится к автоматике и вычислительной технике.

Известны управляюи(ие логические машины, содержащие коммутирующую матРИДУ и входной и выходной формирователи. К недостаткам известного устрой ства относится низкая надежность функционирования. Наиболее близким техническим решением к предлагаемому является управля ющая логическая машина, содержащая коммутирующую матрицу, информационные входы которой через входной формирователь соединены с входными шинами, а первая группа выходов через выходной формирователь подключена к выходным шинам, а также интегратор, вход которого соединен с шиной питания, а также RS-триггер и блок памяти. К недостаткам известного устройст ва относится низкая надежность функци онирования. Целью изобретения является повышениё надежности управляющей логической машины. Указанная цель достигается тем, что в управляювогю логическую мшшну введены блрк лргичёских вычислений, два коммутатора, компаратор, блок заданий временных интервалов, одновибратор, формирователь команды считывания, интегрирующая и дифференцирующая цепочки, три элемента И и дополнитель ный формирователь, вход которого соem динен с выходом компаратора, а выход подключен к управляющему входу первого коммутатора, информационные входы которого соединены с первой группой выходов блока логических вычислений, первая группа входов которого соедине на с группой выходов первого коммутатора, дополнительный выход которого через интегрирующую цепочку соединен с первым входом компаратора, второй вход которого подключен к выходу блока задания временных интервалов, при этом вторая группа входов блока логических вычислений соединена с второй группой выхЮдов коммутирующей матрицы, третья группа входов - с группой выходов второго коммутатора, вторая группа выходов блока логических вычислений подключена к управляющим входам коммутирующей матрицы, а третья группа выходов - к информационным входам второго коммутатора, первый и второй дополнительные выходы которого соединены соответственно с -первыми R- и S-входами RS-триггера, а первый и второй управляющие входы подключены соответственно к единичному и нулевому выходам RS-три гера, второй R-вход которого соединен с, первыми входами первого и второго элементов И, выходом интегратора и через формирователь команды считывания с входом дифференцирующей цепочки, выход которой соединен с первым входом третьего элемента И, второй вход которого подключен к выходу блока памяти, а выход соединен через одновибратор со вторым S-входом RS-триггера, единичный и нулевой выходы которого подключены соответственно к вторым входам первого и второго элементов И, выходы которых подключены к входам записи блока памяти. Блок-схема управляющей логической машины представлена на чертеже и содержит следующие элементы: коммутирующая матрица 1, информационные входы которой через входной формирователь 2 соединены с входными шинами 3, а первая группа выходов через выходной формирователь 4 подключена к выходным шинам 5; интегратор 6, вход которого соединен с шиной 7 питания; RS-триггер 8; блок 9 памяти; дополнительный формирователь 10, вход которого соединен с выходом компаратора П, а выход подключен к управляющему входу первого коммутатора 12, информационные входы которого соединены с первой группой выходов блока 13 логических вычислений, первая группа входов которого соединена с группой выходов коммутатора 12, дополнительный выход которого через интегрирующую цепочку 14 соединен с первым входом компаратора 11, второй вход которого подключен к выходу блока 15 задания временных интервалов} вторая группа входов блока 13 логических вычислений соединена с второй группой входов коммутирующей матрицы 1, третья группа входов - с группой выходов второго коммутатора 16, вторая группа выходов подключена к управляющим входам коммутирующей матрицы 1, а третья группа выходов - к информационным входам коммутатора 16, первый и второй до-, полнительные выходы которого соединены соответственно с первыми R- и S-входами RS-триггера 8, а первый и второй управлякицие входы подключены соответственно к единичному и нулевому выходам RS-триггера 8, второй Rвход которого соединен с первыми входами первого 17 и второго 18 элементов И, выходом интегратора 6 и через формирователь команды считывания 19 с входом дифференцирующей цепочки 20, выход которой соединен с первым входом третьего элемента И 21 второй вход которого подключен к выходу блока 9 памяти, а выход соедине через одновибратор 22 со вторым Sвходом КЗ-триггера 8, единичный и ну левой выходы которого подключены COO ветственно ко вторым входам элементо И 17 и И 18, выходы которых подключен1ь1 ко входам записи блока 9 памяти Работа управлянлцей логической машины осуществляется следующим образо Дискретные сигналы датчиков (с контактов реле, микропереключателей, тумблеров, реле давления, уровня и ТоГГо) в произвольном порядке подключаются через входные шины 3 к входам входного формирователя 2, где они преобразуются в сигналы уровня -напряжения логической 1 или логического О, принятого для данного устройства, и поступают на информационные входы коммутирующей матрицы 1« К выходным шинам 5 через выходной формирователь 4 также в произвольном поряд ке подключаются исполнительные органы. Коммутация входных и выходных сигналов в зависимости от требуемой циклограммы работы управляющей логической машины осуществляется на коммутирующей матрице 1 (при помопщ диодов, транзисторов, штырей и т.п.), Сигналы с коммутирующей матрицы 1 с второй группы выходов поступают на вторую группу входов блока логических ш 1числений 13, где осуществляется их логическое преобразование например, на логических (элементах И-ИЛИ НЕ), а часть их, когда требуется запоминание по циклу, с треть группы выходов блока 13 логических вычислений поступают на информационные входы коммутатора 16, где они перегруппировываются так, чтобы с первого дополнительного га1|хода коммутатора 16 сигнал, который может быть импульсным, поступил на первый R-вход RS-тригге ра Во RS-триггера 8 устанавливается в положение так, что на его единичном выходе будет уровень логического О, а на нулевом - логической 1,; который подается на второй вход элемента |1 18, при этом на первом входе элемента И 18 присутствует сигнал логической Сигнал с выхода элемента И I8 поступает на один из входов записи блока 9 памяти, где и запоминается- (например, перемагничивает сердечник ячейки памяти с прямоугольной петлей гистерезиса). Сигналы с единичного и нулевого выходов RS-триггера 8 подаются на первый и второй управля- кщие входы коммутатора 16, где перегруппировываются и поступают ha третью группу входов блока 13 логических вь числений и используются в . логических преобразованиях по циклу. Восстановление информации, записанной в RS-триггер 8, при включении питания, осуществляется следующим образом. На вход интегратора 6 подается напряжение источника питания. При включении питания на выходе интегратора 6 появляется сигнал сброса, который подается на первые входы элементов И 17 и 18 и на второй . R-вход RS-триггера 8, устанавливая на его единичном выходе сигнал логической 1, а на нулевом выходе - сигнал логического По окончании сигнала, сброса на выходе формирователь 19 команды считывания появляется сигнал считывания, и передний фронт его с выхода дифференцирующей цепочки 20 подается на первый вход элемента И 21. Одновременно по окончании сигнала сброса с выхода элемента И 17 проходит команда записи в блок 9 памяти, и на его выходе появляется импульс считывания, который поступает на второй вход элемента И 21, расширяется одновибратором 22 и поступает на второй S-вход RS-триггера 8, устанавливая на его единичном выходе уровень логического О, на нулевом - логической 1, т.е. устанавливает RS-триггер 8 в состояние, которое было до выключения питания. Если в RS-TpHrrep 8 до включения питания не была записана информация, т о е на единичном выходе бьт уровень логической 1, а на нулевом - логического О, то при включении питания на выходе блока 9 памяти не будет импульса считывания и RS-триггер 8 останется в состоянии, в которое его устанавливает сигнал сброса. Когда-по циклу работы требуется осуществить выдержки времени, то часть сигналов с первой группы выходов блока 13 логических вычислений поступает на информационные входы коммутатора 12, где перегруппировываются и с дополнительного выхода поступают на вход интегрирующей цепочки 14. Задержанный сигнал с выхода интегрирующей цепочки 14 поступает на первый вход компаратора 11, на второй вход которого подается с блока 15 задания временных интерйалов сигнал величины временного интервала. При сравнении сигналов на входах компаратора 11 на выходе появляется сигнал, которьй усиливается и формируется в выходном формирователе 10 и поступает на коммутатор 12, где перегруппировывается и поступает на первую группу входов блока 13 логических вычислений и используются в логических преобразователях по циклу. После логических преобразований сигналы с блока 13 логических вычислений поступают, на управляющие входы коммутирующей матрицы I, где они перегруппировываются и с первой группы выходов поступают на выходной. формирователь .4 где усиливаются по мощности. Таким образом, введение в управляющую логическую машину блока логических вычислений, коммутаторов, компаратора, блока заданий временных интервалов, одновибратора, формирователя команды считывания, интегрирующей и дифференцируюп ей цепочек, элементов И и дополнительного формирователя позволило повысить надежность управляющей логической машины по сравнению с прототипом.

УПРАВЛЯЮЩАЯ ЛОгаЧЕСКАЯ МАШИ-'НА, содержащая коммутирующую матрицу, информационные входы которой через входной формирователь соединены с входными шинами, а первая группа выходов через выходной формирователь подключена к вьтходным шинам, а также.интегратор, вход которого соединен с шиной питания, а также BS-триггер и блок памяти, отл-ичающая- с я тем, что, с целью повьшения• надежности, введены блок логических вычислений, два коммутатора, компаратор, блок заданий временных интервалов, одновибратор, формирователь команды считывания, интегрирующая и дифференцирующая цепочки, три элемента И и дополнительный формирователь! вход которого соединен с выходом компаратора, а выход подключен к управляющему входу первого коммутатора, информационные входы которого соединены с" первой группой выходов блока логических вычислений, первая группа входов которого соединена с группой выходов первого коммутатора, дополнительный выход которого через интегри- рзпощую цепочку соединен с первым входом компаратора, второй вход которого подключен к выходу блока задания временных интервалов, при этом вторая группа входов блока логических вычислений соединена с второй группой выходов коммутирующей матрицы, третья группа входов - с группой выходов второго коммутатора, вторая группа выходов блока логических вычислений подключена к управляющим входам коммутирующей матрицы, а третья группа выходов - к информационным входам второго коммутатора, пер- вьЕЙ и второй дополнительные выходы которого соединены соответственно с первыми R- и S-входами ES-триггера, а первый и второй управляющие входы подключены соответственно к единичному и нулевому выходам RS-трнггера, второй R-вход которого соединен с первыми входами первого и второго элементов И, выходом интегратора и через формирователь команды считьша— ния с входом дифференцирующей цепочки, выход которой соединен с первым входом третьего элемента И, второй вход которого подключен к выходу блока памяти, а выход соединен через одновибратор с вторым S-входом КЗ- триггера, единичный и нулевой выходы которого подключены соответственно к вторым входам первого и второго элементов И, выходы которых подключены ко входам записи блока памяти.(Л00 00о ^^