Корреляционное устройство дляОпРЕдЕлЕНия зАдЕРжКи Советский патент 1981 года по МПК G06F17/15 

(54) КОРРЕЛЯЦИОННОЕ УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

1

Изобретение относится к специализированньом средствам цифровой вычислительной техники и может быть ислользовано для определения задержки между исходным и опорным сигналами в корреляционных измерителях скорости и дальномерах.

Известен корреляционный измеритель, содержащий линии задержки, интеграторы, блоки умножения, коммутаторы и дешифраторы 1. ,

Однако устройство не обеспечивает высокой точности в широком диапазоне измеряемых задержек и требует больших затрат оборудования.

Наиболее близким к изобретению является корреляционное устройство для определениязадержки, содержащее делитель тактовой частоты с переменным коэффициентом деления и мультиплексор, что позволяет обеспечить в широком диапазоне измеряемых задержек малризменяющийся дискрет 2.

Недостатком известного устройства является непостоянство времени анализа для различных ординат корреляционной функции, определяемое дискретным характером тактовой частоты . (изменение коэффициента деления делителя тактовой частоты), что опредеЗАДЕРЖКИ

ляет невысокую точность определения времени задержки при сравнительно высоком быстродействии устройства, либо низкое быстродействие устрой- , ства при сравнительно высокой точности при большом объеме оборудования и повышенных требованиях к быстродействию элементов схемы.Кроме того, чём выше требуемая

10 точность измерения задержки, тем выше должнЬ быть частота тактового генератора, тем больше время анализа корреляционной функции, соответственно, увеличение скорости анализа

15 корреляционной кривой ведет к снижению точности определяемой временной задержки.

Цель изобретения - повышение быстродействия устройства и увеличение

20 точности измерения временнойзадержки.

б Поставленная цель достигается тем/ что в устройство, содержащее первый регистр сдвига, информационный

25 вход которого является первым входом устройства, .тактовый генератор, выход которого подключен к счётному входу делителя -частоты, выход которого соединен с управляющими входами

30 первого и второго регистров сдвига.

прообра.ювагель сигнал - частота, первый вход которого является вторым входом устройства, второй вход объединен с входом второго регистра сдвига и подключен к выходу, мультиплексора, . третий вход преобразователя сигнала - частот подключен к выходу второго регистра сдвига, реверсивный счетчик, выходы младших разрядов, которого подключены к соответствующим установочным входам делителя частоты, а выходы старших разрядов соединены с управляющими входами мультиплексора,введены блок управления, арифметический блок, коммутаторы по числу ячеек первого регистра сдвига, входы каждого коммутатора соединены с соответствующими разрядными выходами соответствующих ячеек первого регистра сдвига, выходы коммутаторов подключены к соответствующим входам мультиплексора, входы блока управления подключены соответственно к первому и второму выходам преобразователя сигнал-частота и выходу делителя частоты, первый и второй выходы блока управления подключены к соответствующим входам реверсивного счетчика, третий выход соединен с управляющими входами коммутаторов и входом арифметического блока, другие входы которого подключены соответственно к выходам младших и старших разрядов реверсивного счетчика.

Кроме того, блок управления содержит триггер, два элемента И, три элемента ИЛИ, два реверсивных счетчика и счетчик, входы первого реверсивного счетчика являются соответст1эенно первым и вторым входами блока управлеЕ1ия, третьим входом которого является вход счетчика,выход которого подключен к первым входам первого и второго элементов И, вторые входы которых соединены соответственно с первым и вторым выходами триггера, первый и второй входы которого объединены соответственно с первым и вторым входами пер вого элемента ИЛИ и подключены соответственно к первому и второму выходам второго реверсивного счетчика которые являются соответственно первым и вторым выходами блока управления, третьим выходом которого являются разрядные выходы второго реверсивного счетчика, первый и второй выходы первого реверсивного счетчика соединены с первыми входами второго и третьего элементов ИЛИ, вторые входы которых подключены соответственно к выходам первого и второго элементов И, выходы второго и третьего элементов ИЛИ соединены с соответствующими входами второго реверсивного счетчика, выход первого элемента ИЛИ соединен с входом установки нуля счетчика.

На фиг.1 изображено предлагаемое устройство; на фиг.2 - схема блока преобразования сигнал-частота; на фиг.З - схема блока управления.

Первый вход устройства соединен с входом регистра 1 сдвига, выход каждой ячейки регистра сдвига, кроме последней, соединен с входом следующей ячейки, последние п разрядов каждой ячейки через коммутаторы 2 соединены с соответствующими входами мультиплексора 3, причем . где - число разрядов между входом регистра 1 и выходом ячейки с номером к; NV;. - число разрядов между входом, регистра 1 и выходом предыдущей ячейки , где п, число разрядов ячейки с номером к, соединенных с коммутатором; п,. число разрядов предыдущей ячейки регистра 1, соединенных с коммутатором.

Выход мультиплексора 3 соединен с входом преобразователя 4 сигнал-частота и входом регистра 5 сдвига, выход которого соединен с другим входом преобразователя 4. Третий вход преобразователя 4 подключен к втором входу устройства, выходы преобразователя 4 через блок 6 управления подключены к счетным входам реверсивного счетчика 7, третий выход блока 6 соединен с управляющими входами коммутаторов 2, и входом арифметического блока 12, выход последнего разряда из группы младших разрядов 8 соединен со счетным входом группы старших разрядов 9 реверсивного счетчика 7.

Выходы группы младших разрядов соединены с управляющими входами делителя 10 частоты и входами арифметического- устройства. Вход делителя 10 соединен с выходом тактового генератора 11, а выход - с управляющими входами регистров 1 и 5 и входом блока 6. Выходы старших разрядов 9 соединены с управляющими входами мультиплексора 3 и входами арифметического блока 12.

Преобразователь 4 содержит элемент 13 исключающий ИЛИ, инверторы 14 и элементы 15 И. В блоке управления используются реверсивные счетчики 16 и 17, счетчик 18, элементы 19 и 20 И, элементы 21-23 ИЛИ и триггер 24.

Устройство работает следующим образом.

На входы регистра 1 и преобразователя 4 подаются соответственно опорный и исходный сигналы, при этом на выходах преобразователя 4 формируются сигналы, частоты которых пропорциональны значениях взаимокорреляционной функции опорного и исходного сигналов в двух дочках, соответствующих двуг-л малс5тличак1щимся значениям задержк -- -гжорног - сигнала.

Разность час:тот эт;-;х сигналов определяет направление движения к точке максимума коррелкционной функции и равна нулю, когда задержка опорного сигнала соответствует этому максимуму и, следовательно, временному сдвигу опорного и исходного сигнало При рассогласовании сигналы с преобразователя 4 через блок 6 поступают на реверсивный счетчик 7, вызыва изменение частоты на выходе делителя 10. После смены коэффициента деления блок б в течение Mj тактов запрещает прохождение сигналов с преобразователя 4 на реверсивный счетчик 7. Сигналы с блока 6 поступают на управление коммутаторами 2, производя в течение N тактов с помощью коммутации отводов п соответствующих ячейках регистра 1 компенсацию временного рассогласования возникающего в результате смены тактовой частоты.

Преобразователь 4 функционирует в соответствии - с таблицей истинности

Так например, если N 1000, а период тактовой частоты F (на выходе делителя 10) меняется от 1 до 2 МКС с дискретом 0,1 мкс, при смене периода следования тактовой частоты с 1 на 1,1 МКС время задержки между опорным и исходным сигналами за каждые 10 тактов увеличивается на один дискрет до тех пор, пока с момента переключения коэффициента деления делителя 10 (изменение F ) не пройдет число тактов, равное номеру разряда регистра, с которого снимается опорный сигнал. Для компенсации этого временного смещения через каждые 10 тактов блок 6 производит переключение отвода регистра 1 . с помощью Koi wiyTaTopOB 2.

Если все младшие разряды 8 оказываются заполненными,следующий импульс с преобразователя 4,прощедший блок б, сбрас ывает младшие разряды и изменяет на единицу состояние старших разрядов 9. Это, в свою очередь, приводит к тому, что коэффициентделения делителя 10 изменяется с максимального на минимальный., С помощью мультиплексора 3 включается следующая ячейка регистра 1, и число включенных разрядов увеличивается таким образом в два раза.

Блок б вновь включается в режим компенсации временного рассогласования. Если продолжается движение

к экстремуму в том же направлении (слева направо), процесс повторяется. Если движение происходит в обратном направлении (справа налево), пос-левовательность событий изменяется.

Работа блока б заключается в следующем. С преобразователя 4 поступают импульсы на входы буферного реверсивного счетчика, на выходе которого появляется импульс переноса, если число импульсов, поступающих на вход

0 сложения , превышает- число импульсов, поступающих на вход вычитания, на заданную величину. Аналогично на другом выходе появляется импульс заема, если число импульсов на входе

5 вычитания больше числа импульсов на входе сложения на такую же величину. Через элементы 21 и 22 HJJH импульсы с выходов буферного реверсивного счетчика поступают на входы реверсив0ного счетчика управления, состояние разрядов которого обеспечивает управление коммутаторами 2,осуществляющими коммута.цию нужного отвода ячеек регистра 1. При появлении импульса на одном из выходов (,не менее п

5 или не бопее 0) реверсивного счетчика управления осуществляется соответствующее воздействие на младшие разряды счетчика 8, приводящее к изменению тактовой частоты F.

Одновре0

менно с этим через элемент 23 ИЛИ производится сброс счетчика , который на шнает отсчитывать ы тактов частоты Гд , при этом на его выходе последовательно через m тактов по5является N./m импульсов.

Поскол;,у одновременно со сбросом счетчика производится установка триггера, который комглутирует из элементов И, импульсы с выхода счетчика N./т поступают через

0 эту схему на реверсивные счетчик управления, производя отсчет импульсов в направлении, противоположном тому, которое вызвало перед этим появление выходного импульса

5 (т.е. если на выходе появляется импульс по достижении числа п , вычитается импульсов, и наоборот, если импульс на выходе появляется по достижении нуля-импульс заема,

0 производится добавление импульсов) . Благодаря этому производится компенсация изменения временного масштаба.

Время задержки исходного сигнала

5 относительно опорного вычисляется -, арифметическим блоком по

( п,)т

60

где N. - число разрядов, в к ячейках

регистра 1;

к - число, записанное в старших разрядах 9; m - коэффициент деления делит ля 10 (определяется по числу, записанному ших разрядах 8); F - частота тактового генера.тора 11; ПК - номер коммутируемогоотво ячейки регистра 1, соотве ствует числу, поступающем с блока 6 на управляющие входы коммутатора 2 и в арифметический блок 12. Дискрет, определяющий точность измерения времени, равен m /F и меняется в зависимости от изменения пп . Изобретение позволяет повысить точность измерения времени задержки и увеличить быстродействие. Формула изобретения Корреляционное устройство для определения задержки, содержащее первый регистр сдвига, информацион ный вход которого является первым зходом устройства, тактовый генера тор, выход которого подключен к счетному входу делителя частотй, выход которого соединен с управляю щими входами первого и второго регистров сдвига, преобразователь сигнал-частота, первый вход которо го является вторым входом устройства, а второй вход объединен с входом второго регистра сдвигаи подключен к выходу мультиплексора, третий вход преобразователя сигналчастота подключен к выходу второго регистра сдвига, реверсивный счетчик , выходы младших разрядов которо го подключены к соответствующим установочнымвходам делителя частот а выходь старших разрядов соединены с управляющими входами мультиплё-ксо ра, отличающееся тем,; что, .с целью повышения быстродейстВИЯ и увеличения точности измерени временной задержки, в него введены блок управления, арифметический блок, коммутаторы по числу ячеек. первого регистра сдвига, входы каждого коммутатора соединены с соответствующими разрядньоми выходами со ответствующих ячеек первого регистра сдвига, выходы коммутаторов подключены к соответствующим входам мультиплексора, входы блока управления подключены соответственно к первому и второму выходам преобразователя .сигнал-частота и выходу делителя частоты, первый и второй выходы блока управления подключены к соответствующим входам реверсивного счетчика, третий выход блока управления соединен с управляющими входами коммутаторов и входом арифметического блока, другие входы которого подключены-соответственно к выходам младших и старших разрядов реверсивного счетчика. 2. Устройство по П.1, отличающвес я тем, что блок управления содержит триггер, два элемента И, три элемента ИЛИ, два реверсивных счетч-ика и счетчик, входы первого реверсивного счетчика являются соответственно первым и вторым входами блока управления, третьим входом которого является вход счетчика, выход которого подключен к первым входам первого и второго элементов И, вторые входы которых соединены соответственно с первым и вторым выходами триггера, первый и второй входы которого объединены соответственно с первым и вторым входами первого элемента ИЛИ и подключены соответственно к первому и второму выходам второго реверсивного счетчика, которые являются соответственно первым и вторым выходами блока управления, третьим выходом которого являются разрядные выходы второго реверсивного счетчика, первый и второй выходы первого реверсивного счетчика соединены с первыми входами второго и третьего элементов ИЛИ, вторые входы которых подключены соответственно к выходам первого и второго элементов И, выходы второго и третьего элементов ИЛИ соединены с соответствующими входами второго реверсивного счетчика, выход первого элемента ИЛИ соединен с входом установки нуля счетчика. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 556450, кл. G 06 F 15/34, 1974. 2.Авторское свидетельство СССР № 636617, кл. G 06 F 15/34, 1976.

К коммутаторам 2

Фиг.З