Устройство для распознавания слитно произнесенных слов Советский патент 1982 года по МПК G01L1/02 G06F3/16 

Изобретение относится к области распознавания речевых сигнгшов, а также к устройствам вычислительной техники, в частности к периферийным устройствам ввода речевой информации в вычислительные машины и может быть использовано для подачи команд при работе с графическим дисплеем, управления работами, в информационно-поисковых системах и т.д.

Известно устройство распознавания слитной речи, работа которого основана на соединении установившихся стационарных звуков, полученных -при обучении

Недостатком известного устройства является невозможность автоматического обучения устройства за счет составления эталонов при помощи нэ борного поля, что приводит к уменьшению надежности.- .

Наиболее близким к предлагаемому является устройство автоматического распознавания речи, содержащее предпроцессор, вычислительные блоки, запоминаюгдие устройства и блок управления t 2 .

Недостатком известного устройства является необходимость вычисления

большого числа промежуточных величин, что снижает его быстродействие.

Цель изобретения - увеличение быстродействия устройства за счет . уменьшения количества вычислительных операций.

Поставленная цель достигается тем, что в устройство, содержащее предпроцессор, первый выход которого сое10динен с первыми входами первого и второго запоминающих устройств, выходы которых соединены с соответстВУЮ1ЦИМИ входами первого вычислительного блока, а его выход подсоединен

15 к первому входу второго вычислительного блока, второй вход которого подсоединен к выходу третьего запоминающего устройства, а первый и второй выходы соединены соответственно

20 с первыми входами третьего и четвертого запоминающих устройств, причем выход четвертого запоминающего устройства соединен с третьим входом второго вычислительного блока, блок

25 управления, вход которого подключен к второму выходу предпроцессора, а первый и второй выходы подсоединены соответственно к четвертому и пятому входам второго вычислительного

30 блока и к первому и второму входгии третьего вычислительного блока, третий выход блока управления соеди нен с вторым входом первого запоминающего устройства и шестым входом второго вычислительного блока, а четвертый выход блока управления со динен с вторыми входами второгоi третьего и четвертого запоминающих устройств, введены два дополнительных запоминающих устройства, первый и второй входы каждого из которых соединены соответственно с первым и вторым, с третьим и четвертым выходами третьего вычислительного блока, а выходы дополнительных запоминающих устройств соединены соответственно с третьим и четвертым входами третьего вычислительного блока, пятый вход которого соединен с вторым выходом предпроцессора, а пятый выход соединен с седьг им входом второго вычислительного блока, первый и второй выходел которого соединены соответственно с mecTfcJM и седьмым входами третьего вычислительного блока. На фиг.1 представлена блок-схем предлагаемого устройства; на фиг.2 - блок-схема блока управлени на фиг.З - блок-схема алгоритма ра боты устройства. Устройство содержит предпррцесс 1, первое запоминающее устройство второе запоминающее устройство 3, первый вычислительный блок 4, втор вычислительный блок 5, третье за,по минающее устройство 6, четвертое запоминающее устройство 7, блок 8 управления, третий вычислительный блок 9, пятое и щестое запоминающи устройства 10 и 11, регистр 12 дли реализации, 13 - память для длин э лонов, генератор 14 тактов, счетчи 15 адреса блоков запоминающих устройств 3, 6 и 7, счетчик 16 отсчет эталона, схема 17 совпадения кодов счетчик 18 номера эталона, схема 1 совпадения кода с кодом числа эталонов, счетчик 20 отсчета реализац схема 21 совпадения кодов. В тексте приняты следующие обоз начения: номер отсчета реализации; отсчет реализации; число отсчетов реализации; номер отсчета эталона; номер эталона; отсчет эталона; число отсчетов в п-м эталоне;число эталонов; адрес блоков запоминающих устройств 3, б и 7; мера сходства между Р; и э ; - частичная мера сходства реализации до i-ro отсчета с п-м эталоном до J-ro отсчета ; У,ч| - номер отсчета реализации, на котором проходит граница, слов, при условии, что i-й отсчет реализации сравнивается с J-M отсчетом ,п-го эталона; S- - максимальная мера сходства на i -м отсчете реализации; Х - номер отсчета начала слова реализации при условии, что оно кончилось в i-M отсчете;У.,- - номер распознанного слева, при условии, что оно кончается на i-M отсчете; t - порядковый номер слова от конца реализации; номер распознанного слова; е номер отсчета, соответствующий концу распознанного слова; число эталонов. Устройство работает следующим образом. В процессе обучения Ликтор произносит . все эталонные слова. Предпроцессор 1 преобразует их в последовательность векторов э, ... ,э, , ,...,N, которые запоминаются в запоминающем устройстве 3. Длины эталонов поступают в блок 8 управления. В процессе распознавания речь преобразуется в предпроцессоре 1 в последовательность векторов признаков , ,...,Р, которые запоминаются в запоминающем устройстве 2. в блок 8 управления и вычислительный блок 9 поступает длина реализации 1. Процесс Распознавания разбивается на два этапа. Первый этап синхронизируется сигналами, вырабатываемыми блоком 8 управления, в исходном состоянии в счетчики сигналов 1, j, п. А, т.е. в счетчики 20 и 16, 18 и 15, записана единица (фиг.2). В начале процесса распознавания предпроЦессором запускается генератор 14 тактов. Счетчик j 16 и счет-, чик А 15 считывают такты. При достижении j значения 3, схема 17 совпадения кодов выдает импульс, который увеличивает на единицу значение счетчика п 18 и записывает в счетчик j 16 единицу, счетчик А 15 продолжает считать. Этот процесс продолжается, пока значение счетчика 18 не достигает N, при этом схема 19 совпадения кодов выдает импульс, который увеличивает на единицу значение счетчика 20 и записывает единицу в счетчик п 18 и счетчик А 15. Когда значечение счетчика 20 достигает 1, схема 21 совпадения кодов выдает импульс, который записывает единицу в счет i 20 и останавливает генератор 14 тов. На этом первый этап распозна ния заканчивается. Работа вычислительных блоков н вом этапе распознавания заключ ает в следующем (фиг.1). В блок 4 при дят величины Е,- и Э из запоминающ устройств 2 и 3 соответственно. Н выходе блока выдается мера сходст тГ| между входными величинами. В блок 5 поступают информацион ные сигналы mlf,,- из блока 4, ,.запоминающего устройства б, vw.j из запоминающего устройства из блока 9. Данный блок вычисляет величины M,J и которые запомина ся в запоминающих устройствах 6 и соответственно и поступают на входы блока 9. Блок 9 вычисляет велич ну S , а также величины У/ и , к торне запоминуются в запоминающих устройствах 10 и 11 соответственно Алгоритм рг,боты блоков 5 и S завис от значений поступающих в ник управляющих сигналов i, j , пи для основных комбинаций значений этих сигналов заключается в следующем (фиг.3) . 1., , , блок 5 производит вычисления . W-ii ti 1 блок 9 вычислений не производит 2. 3, , блок 5:M;.j max ,|. ,m,j , V 1 боок 9 вычислений не производит. j 3, , i-1 блок 5: аналогично пункту 2, блок .j , Y,, 4., , аналогично пункту 1. 5., , аналогично пункту 2. 6., , блок 5 аналогично пункту 2. БЛОК 9: если .; S-f , то S, -.-,у. п Х V j-:/1 1 если S , то блок 9 вычи ний не производит/ 7. , , блок 5:М - тах|м;р1,.,- , . , m ( .,,j И)У(Г..5 V. - Т7Ипг м М.. т I 1при S,-, блок 9 вычислений не производит. ., 8. KJ 0 , Ki-Iи блок 5:M j- тах|м-.- , ,.,J +гаЫ vY и и при Mi , /. - h -l-lll--i--- Г-1-, I J , V|.J, при M,,., IvV;; 1./ при М«,, +m блок 9 вычислений не производит. 9i. j Э, , , блок 5 аналогично пункту 8, БЛОК 9 аналогично пункту 3, iO, , , 1 i I блок5 аналогично пункту 7, БЛОК 9 вычислений не производит. ll.,, , блок 5 аналогично пункту 8. Блок 9 вычислений не производит, 12, j а,, , лок 5 аналогично пункту 8, Блок 9 аналогично пункту 6, Второй этап процесса распознавания состоит в рассмотрений вычислительным блоком 9 содержимого запоминающих устройств 10 и 11 с целью определения последовательности номеров распознаваемых слов. На этом этапе на адресный вход запог инающих устройств 10 и 11 подается сигнал g из блока 9, Величины УС и Х поступают из этих запоминающих устройств на входы блока 9, который вычисляет последовательность номеров распознанных слов е, е.,, ,,, , ,е. Алгоритм вычисления состоит в (следующем: 1,, , 2,,- , ,5-l 3,если ,то конец, иначе на пункт 2, Повышение быстродействия предлагаемого устройства достигается введением двух новых запоминающих устройств и изменениями связей между имеющимися блоками, что сделало возможным производить pacпoзнaвa{ иe с меньшим количеством вычислений. Кроме повышения быстродействия предлагаемое устройство использует меньший объем памяти, чем известное. Формула изобретения Устройство для распознавания слитно произнесенных слов, содержащее предпроцессор, первый выход которого соединен с первыми входами первого и второго запоминающих устройств, выходы ко торых соединены с соответствующими входами первого вычислительного блока, а его выход подсоединен к Первому входу второго вычислительного блока, второй вход которого подсоединен к выходу третьего запоминающего устройства, а первый и второй выходы соединены соответственно с первыми входами третьего и четвертого запоминающих устройств, .причем выход четвертого запоминающего устройства соединен с третьим входом второго вычислительного блока, блок управления, вход которого подключен к второму выходу предпроцессора, а первый и второй выходы подсоединены соответственно к четвертому и пятому входам второго вычислительного блока и к первому и второму входам

третьего вычислительного блока, третий выход блока управления соединен с вторым входом первого запоминающего устройства и шестым входом второго вычислительного блока, а четвертый выход блока управления соединен с вторыми входами второго, третьего и четвертого запоминающих устройств, отличающеёс я тем, что, с цепью увеличения быстродействия, в него введены два дополнительных запоминающих устройства, первый и второй входы каждого из которых соединены соответственно с первым и вторым, с третьим и четвертым выходами третьего вычислитель ного блока, а выходы дополнительных

запоминающих устройств соединены соответственно с третьим и четвертым входами третьего вычислительного блока, пятый вход которого соединен с вторам выходом предпроцессора, а пятый выход соединен с седьмым входом второго вычислительного блока, первый и второй выходы которого соединены соответственно с шестым и седьмым входами третьего вычислительного блока.

Источники информации, принятые во внимание при экспертизе

1.Патент США 3770892, кл. G 01 L 1/02, 1973.

2.Патент ФРГ 2610439,

кл. G 06 Р 3/16, 1976 (прототип).