Изобретение относится к вычислительной технике и может быть использовано для моделирования в реально 1 и. ускоренном масштабах времени динамических систем, описываемых дифференциальными уравнениями, решениями задач оптимизации параметров этих систем и их статистического анализа.
Целью изобретения является упрощение системы за счет уменьшения количества аналоговых вычислительных машин в ш раз.
На фиг.1 а,б,в приведены структур- i&ie схемы АЦВС и вариантов АВМ соответственно; на фиг.2 - временная диаграмма работы АВМ в режиме одновременного решения m задач; на фиг.З - диаграмма, поясняющая процесс решения га задач; на фиг.4 - структурные схемы блока масштабирования и блока памяти; на фиг.З - структурная схема блока нелинейного преобразования; на фиг.6 - структурная схема аналогового коммутатора; на фиг.7 - схема коммутирующей матрицы аналогового коммутатора; на фиг.8 - схема управления аналогового коммутатора и схема блока памяти; на фиг.9 структурная схема таймера реального времени;на фиг.10 - структурные схемы системноо
го распределителя m тактов и местного распределителя m тактов; на фиг.IP - структурные схемы мультиплексора и контроллера передачи данных; на фиг.12 - блок-схема алгоритма решения аналоговой задачи; на фиг.1За,б - структурная схема блока управления вводом-выводом; на фиг.14- структурные схемы распределителя прерываний и контроллера прерываний; на фиг.15 - структурная схема контроллера прямого доступа к памяти; на фиг.16 - временная диаграмма работы АЦВС в режиме с разделением времени в АВМ при решении аналого-цифровой задачи, использующей i-й такт АВМ; на фиг.7а,Б,| - блок-схема алгоритма работы АЦВС в режиме с разделением времени в АВМ при решении аналого-цифровой задачи, использующей i-й такт АВМ.
На схемах обозначены цифровая вычислительная машина (ЦВМ) 1, аналоговая вычислительная машина (АВМ) 2,
10
15
20
25
30
40
50
прерываний); контроллер 7 прерываний, системный распределитель 8 m тактов, блок 9 управления вводом-выводом, блок 10 памяти, видеотерминал 11, периферийные устройства 12; системная шина 13 (фиг.1а), местный распределитель 14 m тактов, шина 15 данных, шина 16 адресов, шина 17 команд запуска, шина 18 управления, шина 19 номера такта, блок 20 компараторов, входы 21 синхроимпульсов исполнения, входы 22 задания данных, входы 23 задания адресов, входы 24 задания команд запуска, вход 25 опорного напряжения , группы элементов И 26-28, блоки 29 - 294 памяти,, таймер 30, блоки 31 аналого-цифрового преобразования, блоки 32 цифроаналогового преобразования, блоки 33 масштабирования, блоки 34 нелинейного преобразования, блоки 35 суммирования и перемножения, блоки 36 интегрирования, аналоговые коммутаторы 37, группа элементов ИЛИ 38, группа элементов И 39, блоки 40 цифроаналогового преобразования, блоки 41 аналого-цифрового преобразования (фиг.16,в), элемент РШИ 42, элемент И 43, однораз- рядньй элемент 44 памяти, дешифратор 45 номера УДАП, элемент И 46, регистр 47, цифроаналоговый преобразователь 48 (фиг.4), дешифратор 49, элемент И 50, одновибраторы 51-55, триггер 56, элемент 57 задержки, груп
JC па элементов И 58, элемент ИЛИ 59, узлы 60 и 61 памяти блока нелинейного преобразования, регистры 62 и 63, цифроаналоговые преобразователи 64- 66, инвертирующий усилитель 67, сумматор 68, триггер 69, генератор 70 тактовых импульсов, элемент И 71, элементы ИЛИ 72 и 73, аналогогибрид- нокодовый преобразователь 74, элемент 75 задержки, элемент И 76, фор-.
45 мирователь 77 одиночного импульса, элемент ИЛИ 78 (фиг.5), коммутирующая матрица 79 4вх х 4 вых, усилитель-повторитель 80 (фиг.6), элементы НЕ 81-84, элемент И 85, триггер 86, аналоговый ключ 87 (фиг.7), одноразрядный элемент 88 памяти, элемент НЕ 89, элементы И 90-92, элемент ИЛИ 93, дешифраторы 94 и 95, элементы И 96 и 97, элемент НЕ 98, элементы И 99 и 100, формирователь
мультиплексор 3, контроллер 4 переда-55 JQI одиночного импульса (фиг.8), вы- чи данных, контроллер 5 прямого дос- ходные шины 102 и 103 данных, ре- тупа к памяти, блок 6 распределения гистр 104 управления интеграторами, запросов прерываний (распределитель адресные выходные шины 105 и 106,
5
0
5
0
0
0
прерываний); контроллер 7 прерываний, системный распределитель 8 m тактов, блок 9 управления вводом-выводом, блок 10 памяти, видеотерминал 11, периферийные устройства 12; системная шина 13 (фиг.1а), местный распределитель 14 m тактов, шина 15 данных, шина 16 адресов, шина 17 команд запуска, шина 18 управления, шина 19 номера такта, блок 20 компараторов, входы 21 синхроимпульсов исполнения, входы 22 задания данных, входы 23 задания адресов, входы 24 задания команд запуска, вход 25 опорного напряжения , группы элементов И 26-28, блоки 29 - 294 памяти,, таймер 30, блоки 31 аналого-цифрового преобразования, блоки 32 цифроаналогового преобразования, блоки 33 масштабирования, блоки 34 нелинейного преобразования, блоки 35 суммирования и перемножения, блоки 36 интегрирования, аналоговые коммутаторы 37, группа элементов ИЛИ 38, группа элементов И 39, блоки 40 цифроаналогового преобразования, блоки 41 аналого-цифрового преобразования (фиг.16,в), элемент РШИ 42, элемент И 43, однораз- рядньй элемент 44 памяти, дешифратор 45 номера УДАП, элемент И 46, регистр 47, цифроаналоговый преобразователь 48 (фиг.4), дешифратор 49, элемент И 50, одновибраторы 51-55, триггер 56, элемент 57 задержки, групC па элементов И 58, элемент ИЛИ 59, узлы 60 и 61 памяти блока нелинейного преобразования, регистры 62 и 63, цифроаналоговые преобразователи 64- 66, инвертирующий усилитель 67, сумматор 68, триггер 69, генератор 70 тактовых импульсов, элемент И 71, элементы ИЛИ 72 и 73, аналогогибрид- нокодовый преобразователь 74, элемент 75 задержки, элемент И 76, фор-.
5 мирователь 77 одиночного импульса, элемент ИЛИ 78 (фиг.5), коммутирующая матрица 79 4вх х 4 вых, усилитель-повторитель 80 (фиг.6), элементы НЕ 81-84, элемент И 85, триггер 86, аналоговый ключ 87 (фиг.7), одноразрядный элемент 88 памяти, элемент НЕ 89, элементы И 90-92, элемент ИЛИ 93, дешифраторы 94 и 95, элементы И 96 и 97, элемент НЕ 98, элементы И 99 и 100, формирователь
312593004
входная шина 107 данных, группа эле- НЕ 204, элемент И 205, триггер 206 ментов ИЛИ 108, регистр 109 времен- разрешения прерывания, элемент И 207, ной опоры, элемент ИЛИ 110, регистр регистр 208 инструкций, группы эле- 111 значения времени, сумматор 112 ментов И 209 и 210, группа элементов кодов, узел 113 сравнения кодов, зле- 5 ИЛИ 211, дешифратор 212 команд, элемент ИЛИ 114, группа элементов И 115, элементы ИЛИ 116 и 117, группа эле- :ментов ИЛИ 118, узел 119 пуска, элементы И 120 и 121, триггер 122 пуска,
10
элементы И 123 и 124, группа элементов И 125, шифратор 126 адреса временной опоры для интеграторов, шифратор 127 адреса временной опоры для обмена, шифратор 128 адреса t , пифратор 129 адреса элементы ИЛИ 130 и 131, счетчик 132 временных точек, элементы ИЛИ 133 и 134, узел 135 включения развертки, элемент И 136, триггер 137 включения развертки, элементы И 138 и 139, элемент ИЛИ 140, группа элементов И 141, дешифратор 142 номера такта, элементы И 143-145, элемент ИЛИ 146, счетчик 147 числа тактов, элемент И 148,
менты И 213 и 214, элемент НЕ 215, элемент ИЛИ 216, регистр 217 команд, группа элементов И 218, сумматор 219, группа элементов И 220, группы элементов ИЛИ 222, шифратор 223 начального адреса программы, элемент И 224, элемент ИЛИ 225, ре- гистр 226 данных,группа элементов И 2f7i элементы ИЛИ 228 и 229, регистр 230 ад15 реса, .группа элементов И 231, элемент ИЛИ 232, генератор 233 тактовых импульсов, элемент НЕ 234, элемент И 235, триггер 236 пуска, элементы ИЛИ 237 и 238, дешифратор 239 так20 товых импульсов, счетчик 240 тактовых импульсов (фиг.13), элемент И 241, триггер 242 запроса прерывания, группы элементов И 243 и 244, шифраторы 245 и 246 адреса вектора прерысчетчик 149 текущего времени (фиг.9), вания, элемент ИЛИ 247, элементы входы 150 распределения тактов, эле-, И 248-250, элементы НЕ 251-253, элементы И 254 и 255, элементы НЕ 256
30
мент И 151, элемент НЕ 152, генератор 153 импульсов, счетчик 154 сигналов развертки, счетчик 155 тактов, дешифратор 156 номера такта, формирователь 157 одиночного импульса, дешифратор 158 интервалов временной диаграммы, триггер 159 интервала развертки, триггер 160 интервала решения, элемент 161 цифровой задержки, 35 группа элементов И 162, элементы И 163-167, узел 168 распределения тактов по устройствам автономного управления, входы 169 распределения тактов, элемент И 170, входы 171 выбора 40 номера.такта, элемент ИЛИ 172(фиг.10) дешифратор 173 кода операции, дешифратор 174 адреса регистра, элементы И 175-178, элемент ИЛИ 179, группы элементов И 180 и 181, регистр . 45 182 команд и состояний, элементы ИЛИ 183 и 184, регистр 185 данных ввода, регистр 186 данных вывода, дешифратор 187 типа данных, группы элементов И 188-190 (фиг.11), эле- 50 мент ИЛИ 191, элемент И 192, триггер 193 синхроимпульса задатчика, элемент НЕ 194, элементы ИЛИ 195 и 196, триггер 197 чтения, триггер 198 записи, элемент И 199, элемент НЕ 200, 55 формирователь 201 одиночного импульса, элемент И 202, триггер 203 р.азрешения прямого доступа, элемент
и 257 (фиг.14)j триггер 258 запроса прямого доступа, элемент ИЛИ 259, элемент НЕ 260, элемент И 261, элемент ИЛИ 262, элемент И 263, элемент ИЛИ 264, триггер 265 синхроимпульса задатчика, элемент НЕ 266, элемент И 267, элемент ИЛИ 268, элемент НЕ 269, элементы .И 270 и 271, регистр- счетчик 272 адреса ввода, группа элементов И 273, элементы И 274 и 275, регистр-счетчик 276 адреса вывода, группа элементов И 277, элементы И 278, регистр-счетчик 279 слов ввода, дешифратор 280 нулевого кода, элементы И 281 и 282 регистр-счетчик 283 слов вывода, дешифратор 284 нулевого кода, дешифратор 285 адреса регистра, элемент ИЛИ 286, элемент И 287, элемент 288 цифровой задержки и элемент И 289 (фиг.15).
Функции блока 9 управления вводом- выводом в системе выполняет цифровой процессор, входящий в состав ЦВМ 1. Кроме цифрового процессора 9 в состав ЦВМ 1 входят блок 10 памяти, m видеотерминалов 11 и периферийные устройства 12.
Цифровой процессор 9 является ос- новным устройством ЦВМ и выполняет хранимую в блоке 10 памяти программу, а также приоритетный обмен инфорНЕ 204, элемент И 205, триггер 206 разрешения прерывания, элемент И 207, регистр 208 инструкций, группы эле- ментов И 209 и 210, группа элементов 5 ИЛИ 211, дешифратор 212 команд, эле0
менты И 213 и 214, элемент НЕ 215, элемент ИЛИ 216, регистр 217 команд, группа элементов И 218, сумматор 219, группа элементов И 220, группы элементов ИЛИ 222, шифратор 223 начального адреса программы, элемент И 224, элемент ИЛИ 225, ре- гистр 226 данных,группа элементов И 2f7i элементы ИЛИ 228 и 229, регистр 230 ад5 реса, .группа элементов И 231, элемент ИЛИ 232, генератор 233 тактовых импульсов, элемент НЕ 234, элемент И 235, триггер 236 пуска, элементы ИЛИ 237 и 238, дешифратор 239 так0 товых импульсов, счетчик 240 тактовых импульсов (фиг.13), элемент И 241, триггер 242 запроса прерывания, группы элементов И 243 и 244, шифраторы 245 и 246 адреса вектора преры
и 257 (фиг.14)j триггер 258 запроса прямого доступа, элемент ИЛИ 259, элемент НЕ 260, элемент И 261, элемент ИЛИ 262, элемент И 263, элемент ИЛИ 264, триггер 265 синхроимпульса задатчика, элемент НЕ 266, элемент И 267, элемент ИЛИ 268, элемент НЕ 269, элементы .И 270 и 271, регистр- счетчик 272 адреса ввода, группа элементов И 273, элементы И 274 и 275, регистр-счетчик 276 адреса вывода, группа элементов И 277, элементы И 278, регистр-счетчик 279 слов ввода, дешифратор 280 нулевого кода, элементы И 281 и 282 регистр-счетчик 283 слов вывода, дешифратор 284 нулевого кода, дешифратор 285 адреса регистра, элемент ИЛИ 286, элемент И 287, элемент 288 цифровой задержки и элемент И 289 (фиг.15).
Функции блока 9 управления вводом- выводом в системе выполняет цифровой процессор, входящий в состав ЦВМ 1. Кроме цифрового процессора 9 в состав ЦВМ 1 входят блок 10 памяти, m видеотерминалов 11 и периферийные устройства 12.
Цифровой процессор 9 является ос- . новным устройством ЦВМ и выполняет хранимую в блоке 10 памяти программу, а также приоритетный обмен информацией с блоком .10 памяти как для собственных нужд, так и по запросам различных устройств системы, организует работу различных устройств , включенных в систему, осуществляет связь операторов с системой.
Блок 10 памяти предназначен для приема, хранения и выдачи цифровой информации.
Видеотерминалы 1 Г относятся к средству связи оператора с системой, обеспечивают оперативный обмен информацией человека с процессором 9 и позволяют предварительно подготавливать и редактировать вводимую в ЦВМ информацию.
В качестве периферийных устройств 12 могут использоваться внешние запоминающие устройства (НМД, НМЛ) и устройства ввода-вывода (печатающие устройства, перфоленточный ввод-вывод), которые могут применяться в аналого-цифровой вычислительной системе для хранения и обработки больших массивов информации, ввода ис- ходных данных и вывода полученных результатов .
Все составные части ЦВМ соединены с системной шиной 13, представляющей собой унифицированную магистраль
D
ПО которой передается вся необходимая для функционирования системы информация, и состоящей, например, из шины адресов (А), шины данных (Д), шины запроса передачи данных (ЗП), шины разрешения передачи данных (РП) шины запроса прямого доступа к памяти (ЗПД), шины разрешения прямого доступа к памяти (РПД), щины прерывания программы, шины записи данных, шины чтения данных, шины синхроимпульса задатчика (СхЗ) и шины синхроимпульса исполнителя (СхИ).
Системный распределитель 8 ш тактов соединен с распределителем 14 m тактов АВМ 2 и мультиплексором 3 и обеспечивает управление вычислительным процессом от ЦВМ 1 в разрешенных для работы ЦВМ 1 тактах, а также служит для защиты не разрешенных ЦВМ 1 тактов от ошибочного вмешательства в эти такты со стороны ЦВМ I.
Мультиплексор 3 распределяет данные, полученные от системной шины 13 по шинам 15-17 соответственно.данных адресов и команд АВМ 2 и направляет данные, полученные с шины 15 данных, к системной шине 13. Обмен данными
между системной шиной 13 и мультиплексором 3 происходит под управлением контроллера А передачи данных и контроллера 5 прямого доступа к памяти, которые соответственно связаны с системной шиной 13 и с мультиплексором 3.
Контроллер 4 передачи данных обеспечивает обмен данными между АВМ 2 и системной шиной 13 в программном режиме или в режиме прерывания программы процессора 9, а контроллер 5 прямого доступа к памяти - передачу данных между АВМ 2 и блоком 10 памяти в режиме прямого доступа к памяти минуя процессор 9.
Распределитель 6 прерываний связан с источниками выработки прерываний. Его функция заключается в выделении прерываний одновременно. Выделенное прерывание поступает в контроллер 7 прерываний, который устанавливает связь с системной шиной 13 для передачи в ЦВМ 1 сформированного им адреса вектора прерываний.
АВМ 2 содержит местный распределитель m тактов, связанный с шинами 16, 19 и 18 соответственно адресов, номера такта и управления, с таймером 30 и с m группами элементов И 26- 28 для автономного управления.
Шина 18 управления состоит, например, из шины исходного положения, шины записи-считывания, шины доступа в память, шины записи в регистр и щины синхронизации вывода.
Группы элементов И 26-28 связаны с шинами 15-18 и с входами 21-24 соответственно исполнения, задания данных, задания адресов и задания команд .
АВМ 2 содержит также Ь блоков 35 суммирования, с блоков 34 нелинейного преобразования, е блоков 35 перемножения, f блоков 32 цифроаналогово- го преобразования, g блоков 31 аналого-цифрового преобразования, h аналоговых коммутаторов 37, для первого варианта АВМ а блоков 36 интегрирования, для второго варианта АВМ ш-а блоков 36 интегрирования. Блоки 31 аналого-цифрового преобразования используются для преобразования аналоговой информации в цифровую при обмене и как основная часть электронного цифрового вольтметра,, блоки 32 цифроаналогового преобразования используются для преобразования цифровой информации в аналоговую при обмене.
Для каждого из блоков 32, 33 и 37 в АВМ 2 имеется соответствующий блок
29памяти, для каждого блока 36 интегрирования в АВМ 2 по первому варианту имеются соответствующие блоки 29 памяти, аналого-цифровой 41 и цифроаналрговый 40 преобразователи, группа элементов И 39 и группа элементов ИЛИ 38.
Аналоговые входы и выходы блоков 33-36, входы блоков 20 и 31 и выходы блоков 32 взаимосвязаны через выходы и входы блоков 37. Логические выходы блоков 20 компараторов подключены к распределителю 6 прерываний, блоки
30и 31 подключены к шине 16 адресов и шине 17 команд, блоки 32-34 и 37 подключены к шине 16 адресов, блоки 30, 31 и 34 - к шине 15, блоки 30-34 36 и 37 - к шине 18, блоки 30 и 34
к шине 19.
В АВМ 2 первого варианта вход начальных условий каждого блока 36 интегрирования через соответствующий ЦАП 40 связан с выходом соответст- вуюш.его блока 29 памяти, входы дан- .ных каждого из которых соединены с выходами соответствующей группы элементов ИЛИ 38, первые входы которых подключены к шине 15 числа, вторые входы через соответствующие группы элементов И 39 и АЦП 41 связаны с выходом соответствующего блока 36 интегрирования .
В каждом блоке 29 памяти одна часть разрядов адресного входа соединена с шиной 19, а другая часть - с шиной 16, управляющие входы подключены к шине 18.
С шины 16 задаются адреса функциональных блоков, по которым выбираются усилители внутри блока, задаются режимы работы блоков, инфор- мация о которых передаётся по шине 15, с шины 16 адресов выбираются ячейки в блоках 29 памяти, в которые с шины 15 записывается информация.
С шины 17 передаются команды пус- ка на блоки - пуск таймера, пуск АЩ1 Подключение блоков 29 памяти, блоков 34 нелинейного преобразования и таймера 30 к шине 19 номера такта дает возможность разделить весь массив ячеек в каждом из блоков 29 памяти и в каждом из узлов памяти блоков 34 и таймера 30 на m зон, необходимых
для организации разделения времени в АВМ 2.
Таймер 30 реального времени вырабатывает сигналы управления блоками 5 36 и 1тегрирования АВМ 2 и значения моментов времени обмена данными между АВМ 2 и ЦВМ 1 системы. Сигналы управления блоками 36 интегрирования таймер 30 передает на входы распреде- 10 лителя 14 m тактов, значения моментов времени обмена
(tHoi и
-HOi
) пере5
даются от таймера 30 к мультиплексору 3, к контроллеру 5 прямого доступа к памяти и к распределителю 6 пре- 5 рываний.
Распределитель 14 m тактов распределяет такты между группами элементов И 26 - 28 и системным распределителем 8 m тактов, обеспечивает за- 0 щиту не разрешенных данному пользователю тактов от его ошибочного вмешательства в эти такты, вырабатывает последовательности сигналов для управления АВМ 2 в каждом из тактов.
Распределитель 14 m тактов выдает на шину 19 номера такта коды теку1цих номеров тактов, на шину 16 адресов - коды развертки, являющиеся адресами ячеек блоков 29 памяти и узлов памяти блоков 34 и таймера 30 и необходимые для считывания информации из ячеек памяти в соответствующие блоки 32, 33, 37 и в узлы блоков 34 и таймера 30, а для первого варианта АВМ- через ЦАП 40 в блок 36 интегрирования .
Распределитель 14 m тактов выдает на шину 18 управления сигналы для управления АВМ 2 в каждом из тактов: сигнал записи-считывания, сигнал доступа в память, сигнал записи в регистр, сигнал синхронизации вывода, сигнал исходного положения и сигнал пуска.
0
5
0
Группы входов 21-24 и видеотерминалы 11 являются рабочими места пользователей. При одновременном решении нескольких задач пользователь, решающий аналого-цифровую задачу, управляет системой с видеотерминала 11. Для пользователей, решающих аналоговые задачи в это же время, рабочие места образуются группами входов 21- 24. Если в системе не решается аналого-цифровая задача, то пользователи с видеотерминалов IТ имеют возможность одновременно решать до m аналоговых задач.
При автоно 1ном использовании АВМ 2 одной группой пользователей (в этом случае рабочие места образованы группами входов 21-24), другой группе пользователей предоставляется возможность одновременной подготовки с помощью ЦВМ 1 своих задач с остальных рабочих мест системы, которыми являются видеотерминалы 11.
АВМ 2 с разделением времени работает в соответствии с временной диаграммой, приведенной на фиг.2, сиг - налы которой вырабатываются распределителем 14 (фиг.13). Режим разделения времени заключается в том, что каждому пользователю отводится временной такт, в течение которого он решает свою задачу на ЛБЫ. По истечении этого такта происходит прерывание решения задачи, и временной такт предоставляется другому пользователю Через определенный цикл д t пользователи получают еще по одному такту, Этот процесс продолжается в течение всего времени решения задачи.
Введение режима разделения времени в АБМ приводит к замене непрерывного процесса интегрирования дискретным - в течение каждого цикла At происходит ускоренное интегрирование в
течение времени -г-, причем k m,
iC
где m - число тактов Т в циюте д t; k - козффициент ускорения интегрирования в цикле д t. Папример, при ut 1 мс, и для решения одной из четырех задач в цикле выделяется время 250 МКС, причем непосредственно интегрирование происходит в течение 100 МКС (фиг.З).
Использование режима разделения времени в АВМ приводит к увеличению ее вычислительной, мощности - все операционное оборудование АВМ (кроме блоков интегрирования во втором варианте АВМ) используется последова- тельно m раз, что эквивалентно применению m аналоговых вычислительных машин, каждая из которых по вычислительной мощности равна мощности одной АВМ 2, но существуют эти АВМ последовательно во времени - по д t/m каждая в течение времени it.
На фиг.2 показано, что в интервале t,j - t, происходит развертка данных, соответствующих текущему такту, в блоках масштабирования, нелинейного преобразования, цифроаналоговых
5930010
преобразователей, аналоговых коммутаторах, таймере, а в АВМ по первому варианту также в блоках интегрирова- ния, Это связано с тем, что каждый 5 из указанных блоков используется для решения m задач и необходимо перед началом решения задачи в данном такте восстановить принадлежащую ей информацию, которая хранится в соот- 10 ветствующих данному такту зонах блоков 29 памяти и узлов памяти блоков 34 и таймера 30.
Интегрирование в АВМ можно начинать только с момента t, так как 15 интервал t необходим для окончания переходного процесса, вызванного установлением напряжений на выходах усилителей блоков. В интервале t - t происходит интегрирование.
20 Можно совместить по времени режим ввода данных в блоки и узлы памяти с процессом интегрирования - введенные в i-M цикле в блоки и узлы памяти данные от ЦВМ 1 или по входам 21-24
25 автономного управления передаются на исполнение в следующем (i-i-l).-M цикле. Вывод данных из АВМ возможен только после окончания интегрирования, т.е. с момента Ц , когда блоки интегриро30 вания находятся в режиме останова. В необходимых случаях весь интервал tj - t может быть отведен только . для ввода данных в АВМ.
На фиг.10 показана аппаратная реа22 лизация сигналов временной диаграммы фиг.2. Счетчик 154 сигналов развертки работает от генератора 153, счетчик 155 тактов - от счетчика 154 таким образом, что на выходе вырабаты4Q ваются последовательно m кодов номеров тактов с периодом цикла it; , а на разрядных выходах счетчика 154 - последовательность кодов с периодом такта Т , поступающая на входы дешиф45 ратора 158 интервалов и на входы элементов И 162. На выходе формируются коды развертки, существующие в интервале времени t - t, который задается триггером 159 интервала развертки.
5Q Коды развертки поступают на шину 16 адресов и являются адресами ячеек блоков и узлов памяти, из которых извлекаются данные в текущем такте. С каждым импульсом генератора 153 формирователем 157 одиночного импуль - са вырабатывается сигнал, который поступает на вход элемента И 163, а через элемент 161 цифровой задержки - на вход элемента И 164.
С выходов элементов И 163 и 164 и с прямого выхода триггера 159 формируются соответственно сигналы Доступ в память (ДП), Запись в регистр (ЗР), Запись-считывание (Зап-счит.), которые обеспечивают чтение выбранных сигналами развертки ячеек памяти (сигналы ДП и зап.-счии и запись их содержимого в регистры соответствующих функциональных бло- ков (сигнал ЗР). Кроме того, сигнал Зап.-счит. поступает на все функциональные блоки и в фазе считывания выполняет функцию одновременного выбора адресов всех функциональных блоков
Таким образом, в фазе считывания осуществляется безадресный вывод данных из блоков и узлов памяти на регистры всех функциональных блоков машины. В фазе записи блоки и элемен ты памяти переводятся в режим записи данных. Запись может производиться по адресу данного блока или узла памяти от ЦВМ 1 или по входам 21-24 автономного управления, при этом адрес и данные поступают на шины 16 и 15 от мультиплексора 3 в сопровождении сигнала ДП, формируемого на выходе дешифратора 187 (фиг.11) и осуществляющего запись данных с шины 15 по адресу блока или узла памяти, указанному на шине 16.
Триггер 160 формирует интервал времени решения t - tj. Только в этом интервале команды управления интеграторами Пуск (П) и Исходное положение (ИП), поступающие от таймера 30 на входы элементов И 166 и 167, проходят на выходы П и ИП распределителя 14 и далее на шину 18, подключенную к блокам 36 интегрирования. В интервале, отличном от t4 - t, блоки интегрирования находятся в режиме хранения (отсутствие команд П ули ИП).
В момент t4 формируется сигнал, который в режиме пуска поступает через элемент И 165 на выход Синхронизация вывода. Этот сигнал используется в первом варианте АВМ для обеспечения работы аналого-цифрового блока интегрирования.
Рассмотрим ряд примеров реализации функциональных блоков АВМ, на которых нашло отражение введение режи- ма разделения времени в АВМ.
Блоки 35 суммирования и перемножения, блоки 31 аналого-цифрового
преобразования и блоки 20 компараторов являются типовыми блоками АВМ и могут быть реализованы на основе известных схем.
Аналого-цифровой блок интегрирования , образованный блоком 36 интегрирования , ЦАП 40, АЦП 41, группами элементов ИЛИ 38 и И 39 и соответствующим блоком 29 памяти (фиг.16) работает следующим образом.
В соответствии с временной диаграммой работы АВМ (фиг.2) для j-й задачи (такт ) в момент t цикла 4t; выходная величина блока 36 интегрирования преобразуется с помощью АЦП 41 в код, который через группы элементов И 39 и ИЛИ 38 запоминается в ячейке А зоны блока 29 памяти, соответствующей j-й задаче.
Таким образом, блок 36 интегрирования свободен для использования в следующей j + 1 задаче (в такте ). Для j-й задачи (тактТ) в следующем ut цикле в момент t, из ячейки Aj извлекается код, который преобразуется с помощью ЦАП 40 в напряжение, поступающее на вход начальных условий блока 36 интегрирования и являющееся напряжением начальных условий j-й задачи, решаемой в ut; цикле. Параметры цепи задания начальных условий должны быть выбраны такими, чтобы к моменту t напряжение начальных условий установилось на выходе блока 36 интегрирования.
Аналого-цифровой интегратор может быть выполнен без включения дополнительных элементов в состав АБМ. В этом случае он реализуется системным способом с использованием блоков АЦП 31 и ЦАП 32 из состава АВМ.
На фиг.4 приведены пример реализации блока 33 масштабирования, имеющего в своем составе Р умножаюш 1х цифроаналоговых преобразователей (УЦАП), каждый из которых реализует операцию вида
У; к, х;,
а также структурная схема блока 29 памяти, который выполнен в виде набора одноразрядных элементов 44 памяти. Для конкретного примера в блоке 29 памяти может быть применено 13 элементов 44 для работы с 12-разрядным УЦАП (плюс один разряд знаковый) блока 33 масштабирования.
Каждый одноразрядный элемент 44 памяти разбит по адресам на га зон по
31
числу m решае 1ых задач (по числу тактов) , каждая зона определяется кодом номера такта, поступающим с шины 19 номера такта.
Рассмотрим работу блоков 33 масштабирования и блока 29 в двух основных режимах - запись требуемых
значений коэффициентов в памяти и воспроизведение заданных значений непосредственно на УЦАЛ. Режим работы блока 29 памяти определяется сигналом по входу Запись-считывание.При подаче логического О в блоке 29 памяти устанавливается режим записи, при подаче логической 1 - режим считывания.
В режиме записи при обращении к данному блоку подается сигнал Блок с шины 16, который через элемент ИЛИ 42 поступает на первый вход элемента И 43, по входу Адрес с шины 16 подается двоичный код, соответствующий номеру УПАЛ 48, к которому об ращается оператор или ЦВМ, этот же код определяет номер ячейки в каждом одноразрядном элементе 44 памяти, а по шине 15 - значение коэффициента в двоичном коде (разряды с 1-го по 12-й) с учетом знака (разряд 0), которое поступает на входы данных одноразрядных элементов 44 памяти.
При поступлении сигнала ДП от шины 18 на второй вход элемента И 43 информация с шины 15 записывается в соответствующую данному УЦАЛ ячейку каждого одноразрядного элемента 44 блока 29 памяти, расположенную в зоне, соответствующей решаемой задаче.
Аналогично производится ; запись требуемых значений коэффициентов в элементы 44 и по другим адресам.
В режиме считывания реализуется одновременное считывание информации из всех блоков 29 памяти АВМ. Для этого вместо адресного сигнала Блок используется безадресный сигнал Зап.-счит., который в фазе считывания в качестве разрешающего сигнала поступает на вход элемента ИЛИ 42. В режиме считывания по входу Адрес так же, как и при записи, подаются сигналы, определяющие номер УЦАП 48. При поступлении сигнала ДП на выходах элементов 44 памяти появляется информация, записанная ранее по данному адресу. Сигналы А определяющие номер; УЦАП 48, кроме элементов 44 подаются на дешифратор 45 блока 33
5930014
масштабирования, преобразующий эти сигналы в десятичный код. При поступлении сигнала ЗР на выходе одного из элементов И 46, появляется сиг- 5 нал, разрешающий запись информации с выхода блока 29 памяти через регистр 47 в выбранный УЦАП 48. Аналогично информация из блока 29 памяти переписывается в остальные УЦАП 48
10 при соответствующих изменениях адреса на входе Адрес и поступлении сигналов ДП и ЗР.
В качестве блока 32 цифроаналого- вого преобразования может использоt5 ваться или рассмотренный блок масштабирования (фиг.4)при Х- const, или более простой блок, построенный ПО аналогичной схеме, но с использованием вместо умножающих обычных
20 ЦАП.
На фиг.5 приведена структурная схема одного из возможных вариантов блока 34 нелинейного преобразования;
(
-Y koH нач
И ;
30
40
45
50
55
кон значения ординат узловых точек, ограни- чивaюш x этот интервал;
Хц - интерполирующая часть определяемая по формулеX - Х;
Y -
ui i
ДЛЯ X; i X - X ;, .
в аналогогибриднокодовом преобра- зователе 74 независимая переменная X разбивается на две части: основную (управляющую) fx 1|пр , ограниченную целым числом содержащихся в ней интервалов интерполяции,, и дополнительную (интерполирующую) X X - /ijnp, определяемую как превышение над основной. Управляющая часть, представленная в цифровой форме, выявляет номер участка, в пределы которо-, го попадает переменная X , выбирает из узлов 60 начальных ординат участков и узлов 61 памяти конечных ординат участков коды У принадлежащие этому участку, и направляет их через регистры 62 и 63 хранения соответственно начальных и конечных ординат на ЦАП 64 и УЦАП 65 начальных ординат и на УЦАП 66 конечных ординат.
На выходном суммирующем усилителе 68, входь: которого соединены с выходами ЦАП 64 и УЦАП 66 и через ин15
вертирующий усилитель 67 с выходом УЦАП 65, реализована формула
- HaH- lVH- HauV ЧмЧ.ои- «ач1Ч1-П 1.
Информационные входы реверсивного счетчика аналогогибриднокодового преобразователя 74 используются для загрузки кода номера ординаты, которая осуществляется по входу Запись реверсивного счетчика.
Рассмотрим организацию ввода-вывода информации в узлы 60 и 61 памяти.
Схема управления блоком работает следующим образом (фиг.5).
При считывании информации из узлов 60 и 61 памяти код адреса задается с аналогогибриднокодового преобразователя 74 и может изменяться только с приходом тактового импульса ТИ, вырабатываемого генератором 70 тактовых импульсов и поступающего через элементы И 71 и ИЛИ 72 на тактовый вход аналогогибриднокодового преобразователя 74. Этот же импульс ТИ через элемент ИЛИ 78 с помощью формирователя 77 одиночного импульса формирует импульс ДП{, который через элемент И 76 формирует сдвинутый на величину о, с помощью элемента 75 задержки импульс ЗР. Импульс ДП( через элементы ИЛИ 59 и 73 и. импульс ЗР поступают на узлы 60 и 61 памяти и обеспечивают смену информации в регистрах 62 и 63 (коды ординат . и V кон . Р переходе входной переменной У из одного участка аппроксимации в другой.
Величина задержки , определяется задержкой появления информации на выходе узлов 60 и 61 памяти от момента поступления сигналов ДП.
Ввод информации в узлы 60 и 6 Г памяти . осуществляться в процессе воспроизведения (вывода) функции. Для этого необходимо организовать кратковременный перевод узлов 60 и 61 памяти в режим записи. Это происходит по сигналу ДП, который поступает с шины 18 и проходит на выход элемента И 50 при совпадении на входах элемента И 50 сигнала с шины 16 Блок и сигнала с шины 18 Запись-считывание (последний сигнал действует как запрещающий дпя прохождения ДП в режиме считывания).
5930016
По сигналу ДП формируется ряд сигналов, сдвинутых один относительно другого.
Алгоритм работы блока таков, что 5 при воспроизведении (считывании) функции по коду аналогогибриднокодового преобразователя 74 из узлов 60 и 61 соответственно памяти начальных и конечных ординат выбираются значе- 10 НИН ординат Y „„,, ;И Y , ограничивающих выбранный отрезок аппроксимации. При переходе в смежный участок i-1 значение ординаты ,; является концом для отрезка i-1. Поэтому одно и 15 то же значение ординаты должно быть записано в узел 60 памяти по коду i и в узле 61 памяти по коду i-1. Это обеспечивает схема управления записью блока.
20 До прихода с шины 18 сигнала ДП на информационные входы аналогогибриднокодового преобразователя 74 задается код i адреса узла 60 памяти . (код номера i ординаты), а с шины 15 25 на первые входы -группы элементов И 58 задается значение i ординаты.
Если сигнад ДП. поступил в cxeмy когда на входе ДП высокий потенциал, то прежде чем изменить состояние на 30 входах узлов 60 и 61, на входе ДП
необходимо установить низкий уровень. Это происходит следующим образом. Сигнал ДП передним фронтом устанавливает триггер 56 в состояние 1. 3J Сигнал с инверсного выхода триггера
56(нулевой уровень) запрещает через элемент И 76 сигнал ДП , по которому происходило считывания ординаты. После этого могут меняться уровни напря40 жений непосредственно на входах узлов 60 и 61 памяти. Высокий уровень с прямого выхода триггера 56 с задержкой , формируемой элементом
57задержки, поступает на вход раз- 45 решения записи и переводит узлы 60 и
61 памяти в режим ввода (записи) функции. Одновременно информация значения ординаты поступает на входы Д, узлов 60 и 61 памяти. 50 Сигнал ДП также устанавливает триггер 69 в нулевое состояние, чем запрещает работу генератора 70 тактовых импульсов.
Сигнал с выхода злемента 57 за- 55 держки поступает также на вход Загрузка преобразователя 74, благодаря чему осуществляется ввод кода i в преобразователь 74. Затем сигналом
171
ДП,, сформированным одновибратором 51 по заднему фронту сигнала ДП, осуществляется через элемент ИЛИ 59 запись ординаты У; в узел 60 памяти по коду i.
По заднему фронту сигнала ДП одновибратором 52 формируется импульс Вычитание, который через элемент ИЛИ 72 поступает на тактовый вход преобразователя 74 и уменьшает его код на единицу.
Сигнал ДПз, сформированный одно- ви-братором 53 по заднему фронту импульса Вычитание, записывает через элемент ИЛИ 73 то же значение ордина ты в узел 61 памяти по адресу i-1.
Теперь новую записанную информацию нужно переписать в регистры 62 и 63. Дпя этого импульсом Сброс, сформированным одновибратором 54 по заднему фронту импульса ДР, триггер 56 устанавливают в нулевое состояние и узлы 60 и 61 памяти переводятся в режим считывания.
Своим задним фронтом импульс Сброс с помощью одновибратора 55 формирует сигнал ДП, который поступает на вход элемента ИЛИ 78 и обеспечивает с помощью сигналов ДП{ и ЗР перезапись информации из узлов 60 и 61 памяти в регистры 62 и 63.
При этом триггер 69 сигналом с выхода элемента И 76 устанавливается в единичное состояние, благодаря чему генератор 70 может работать. BJJOK переводится снова в режим воспроизведения функции.
При работе блока в режиме разде- ления времени информация об m функциональных за: исимостях заносится в узлы 60 и 61 памяти .При переходе от ре- , шения одной задачи к решению другой за- дачи меняется кодК такта,поступающий с шины 19 .Это обеспечивает выбор новой , блоков памяти,откуда извлекаются- значения ач, ko новой функциональной зависимости. В момент смены кодов по входам номера задачи сигнал .Зап.-счит. (низкий потенциал) запрещает прохождение сигнада ДП| через элемент И 76 на узлы 60 и 61 памяти, что предотвращает возможные сбои памяти. .Кроме того, сигнал Зап.- счит. задним фронтом, пройдя через элемент ИЛИ 78, формирует сигнал ДП/ и ЗР для перезаписи значений ординат иУ|сон новой задачи в ре5930018
гистры 62 и 63. Это необходимо для того, чтобы информация для новой задачи появилась на выходе блока, даже если преобразователь 74 при пере- 5 ходе от одной задачи к другой не сделал ни одного шага.
На фиг.6 показан один из возможных вариантов аналогового коммутатора 37, представляющего собой комtO мутирующую аналоговые величины мат- ,рицу, имеющую 40 входов и 4 выхода. В качестве коммутирующего элемента, в нем используется матрица 79, имеющая 4вх и 4вых, в которой любой вход
15 (выход) может быть соединен с любым выходом (входом) подачей соответствующих управляющих сигналов на матрицу 79 .
Коммутирующая матрицы 79 (фиг.7)
20 содержит 16 аналоговых ключей 87, выполненных на полевых транзисторах. Аналоговые входы и выходы ключей соединены между собой, а управляющий вход каясдого ключа подключен к выхо5 ду соответствующего RS-триггера 86, подключенного S-входом к выходу соответствующего элемента И 85, а R- входом - к цепи сброса. Элементы И 85 совместно с инверторами 81-84
0 образуют дешифратор входного четырехразрядного кода ABCD.
При задании конкретного значения кода, разряды АВ которого определяют Ni-вход матрицы, а разряды CD-Ni-выход матрицы, на входах одного из элементов И 85 устанавливаются единичные значения и при подаче команды Запись соответствующий триггер 86 переходит в единичное состояние,
Q включив соответствующий аналоговый ключ 87. Таким образом, связь между Ni-входом и М: -выходом матрицы установлена . Меняя входной управляющий код и подавая команду Запись, мож5 но включить другие ключи. Размыкание ключей осуществляется перед началом коммутации подачей безадресной команды Сброс, в результате действия которой все ключи размыкаются.
Q Образование коммутирующей матрицы размером 40вх на 24 вых производится параллельным соединением аналоговых , входов и выходов матриц 4вх х 4вых.
На фиг.6 показано как объединяют- 5 - ся матрицы 4вх х 4вых по аналоговым
входам и выходам для получения мат- рицы 40вх X 8вых. Матрицы разбиты на
группы по 10 шт. в каждой. Соответствующне выходы матриц 4вх х 4вых одной группы объединены и подключены к входам повторителей 80, выходы которых являются выходами блока. Входы групп матриц в блоке соответственно объединены. Матрица 40вх х 24вых получается соответствующим объединенным входом трех матриц 40вх х 8 вых.
Схема;управления аналоговым коммутатором 37 показана на фиг.8 (пред ставлены только первая и третья матрицы 40вх X Ввых).
Работу схемы рассмотрим совместно с работой соответствующего блока 29 памяти. Их совместная работа опреде- ляется двумя режимами - запись требуемой информации в блок 29 памяти и считывание информации из блока 29 памяти с записью ее в коммутирующие матрицы.
Для записи информации в блок 29 памяти в фазе Запись сигнала Зап.- счит. с шины 16 подается двоичный код (Ывых. М О...4разр), соответствующий j номеру выхода матрицы, ас шины 15 - двоичный код (NBX МО... Зразр), соответствующий j номеру входа матрицы, который требуется соединить с j выходом матрицы.
С шины 16 подается сигнал Блок, который через элемент И 90 поступает на входы элементов И 92 (на выходе элемента НЕ 89 находится единичный сигнал).
3-й и 4-й разряды N вых М посту- пают на дешифратор 94 группы выходов который дает разрешающий сигнал на один из трех элементов И 92, определяя группу элементов 88 памяти, со- ответствзпощую одной из трех матриц 40вх X 8вых, в которой находится j выход 40вх X 24вых.
Сигнал ДП с шины 18 поступает на выбранную группу элементов 88 памяти через соответствующие элементы И 92 и ИЛИ 93 и обеспечивает запись 0...5 разрядов N вх М .в ячейку с номером, определяемым 0...2 разрядами N вых М
и N такта. I
В режиме считывания порой подает- ся команда Сброс (фиг.2, 8), которая формируется из переднего фронта фазы считывания сигнала Зап.-счит., и ключи всей матрицы размыкаются. После этого с шины 16 (N вых М 0...2 разр) поступают последовательно коды определяющие номера выходов. Каждому коду соответствует сигнал ДП, каждый
из которых попадает через элементы И 91 и ИЛИ 93 одновременно на элементы 88 всех групп, независимо от кода в разрядах 3 и 4 N вых М. Через определенный промежуток времени на выходах элементов 88 памяти появляется информация, ранее записанная по данным адресам. Разряды О и 1 N вх М с элементов 88 памяти и разряды О и 1 N вых. М с шины 16 поступают непосредственно на управляющие кодовые входы N вых и N вых матриц 4вх X 4вых. Разряды 2...5 N вых М с элементов 88 памяти каждой группы поступают на соответствующие дешифраторы 95. Каждый дешифратор 95 дает разрешающий сигнал в своей группе на один из элементрв И 96 и на один из элементов И 97.
2-й разряд N вых М дает разрешающий сигнал или через элемент НЕ 98 на элемент И 99, или на элемент И 100.
Таким образом, поступивший стро- бирующий сигнал ЗР обеспечивает в каждой из трех групп запись информации в одну из матриц 4вх х 4вых.
Аналогично информация из блока 29 памяти переписывается в память ключей и для остальных выходов матрицы при соответствующем изменении адреса в 0...2 разрядах N вых М и поступлении сигналов ДП и ЗР.
Запись в блок 29 памяти производится последовательно для каждого из 24 выходов матрицы, а считывание - последовательно по три выхода одновременно, чем достигается сокращение времени развертки информации в блоке в каждом такте.
Набор аналоговых коммутаторов 37 определяет систему автоматической коммутации, обеспечивающую полную коммутацию аналоговых входов и выходов блоков АВМ.
На фиг.9 показан вариант схемы таймера 30 реального времени, где адресный вход блока 29 памяти изображен в виде двух входных шин 105 и 106 и представляет собой многоразрядную адресную магистраль, одна часть разрядов которой образует шину 105, другая - шину 106. Аналогично представлен информационный выход блока 29 памяти в виде шин 102 и 103. Информация на вход блока 29 памяти поступает по шине 107 с выходов группы элементов ИЛИ 108.
211
В блок 29 цамяти предварительно по шинам 15 и 16 с учетом номера такта, передаваемого по шине 19, и .при выбранном адресе таймера, поступающем на вход элемента И 148, записываются значения моментов времени, в которые необходимо передать на блоки интегрирования управляющие воздействия, также записываемые в виде команд управления интеграторами в этот же блок 29 памяти, и значения моментов времени начала t и окончания tuo обмена информацией между
АБМ 2 и ЦВМ 1. J
Таймер 30 работает под управлением сигналов развертки, поступаю- щих по шине 16, после запуска командой Пуск задачи, поступающей с шины 17 во время такта, обслуживающего данную задачу. Команда Пуск задачи поступает на элемент И узла 119 пуска и устанавливает триггер 122; в единичное состояние. Команда Пуск задачи i поступает также на элемент И 138; узла 135 включения развертки и устанавливает триггер 37; в единичное состояние. Через элементы И 136 и IlITM 140 на группу элементов И 141 поступает разрешение И сигналы развертки проходят через группу элементов И 14 в схему таймера 30. Для управления работой ис- пользутатся десять сигналов развертки, поступающих последовательно (фиг.9, 1 разв. - 10 разв.).. Сигнал 1 разв, поступает через элемент И 120; и элемент ИЛИ 116 иа элементы ИЛИ 30 и 146. Сигнал с выхода элемента ИЛИ 130 обеспечивает с помощью шифратора I26 формирование адреса временной опоры t начала отсчета времени через группу элементов ИЛИ , с которого начнут форм1ро- ваться значения времени временных точек j, где О 5 j S, для выработки команд управления интеграторами. Сигнал с выхода элемента ИЛИ 146 обеспечивает режим записи в блоке 29 памяти и открывает группу элементов И 115, по которым через группу элементов ИЛИ 108 в блок 29 памяти поступает значение t со счетчика 149 текущего времени, который переключается частотой тактов Т , поступающих с шины 19 номера такта, уменьшенной с помощью счетчика 147 числа тактов в m раз, благодаря чему фиксированное значение счетчика 149 сохраняет5930022
ся в течение одного цикла At. Таким образом, в результате действия сигнала 1 разв. в блок 29 памяти записывается временная опора tg для ин- 5 теграторов.
Аналогично действие сигнала 2 разв. через элементы И 121, ИЛИИ и 131, шифратор 127, элементы ИЛИ 118 и 146, И 115 приводит к записи в
10 блок 29 памяти временной опоры начала отсчета интервала времени обмена (причем в обе ячейки блока 29 памяти записаны одинаковые значения моментов времени). Сигнал 3 разв. через
15 элемент И 124; сбрасывает схему 119. пуска в состояние, в котором . сигналы 1 разв. и 2 разв., поступающие в последующих циклах и t, не воздействуют на блок 29 памяти.
20 Сигнал 3 разв. через элементы
ИЛИ 130, 133 и 110 обеспечивает прием в регистр 109 временной опоры t для интеграторов из блока 29 памяти. Сигнал 4 разв. обеспечивает
25 считывание со счетчика 132 временных точек кода, который поступает через группы элементов И 125; и ИЛИ 118 в блок 29 памяти и используется в качестве адреса ячейки блока 29
30 памяти, в которой хранится значение времени j временной точки (в рассматриваемом случае работы от момента поступления команды Пуск задачи i в счетчике 132; находится нулевой
5 код). Кроме того, сигнал 4 разв. через ячейки ИЛИ 133 и 144 обеспечивает считывание из выбранной ячейки блока 29 памяти информации, часть которой, содержащая команды управ0 ления интеграторами, помещается в-регистр 104; управления интеграторами, а другая часть, содержащая значение времени j временной точки (в данном о:учае нулевой временной точки), по5 мещается в регистр 111 значения времени .
Коды с регистров 109 и 111 суммируются в сумматоре 112. Результат-, суммирования поступает на узел 113 сравнения кодов, где сравнивается со значением времени со счетчика 149 текущего времени. Если два кода совпадут, узел 113 вырабатывает сигнал сравнения, Который поступает на эле- 5 мент И 143;. Сигнал 5 разв. проходит на выход элемента И 143;, увеличивает код счетчика 132 на единицу, обеспечивая тем самым формирование
0
нового адреса со счетчика 132; в следующем цикле At и считывает содержимое регистра 104; в распредели- тель 14 m тактов. При несовпадении кодов в узле 113 показание счетчика 132j в данном цикле работы не меняется и регистр 104; не считывается.
Сигнал 6 разв. обеспечивает прием в регистр 109 временной одоры tg начала отсчета интервала времени обмена, сигнал 7 разв., используя шифратор 128, обеспечивает прием в регистр 111 величины значения момента времени начала tj, обмена. Результат суммирования этих двух величин на сумматоре 112 сравнивается со значением текущего времени узлом 113 сравнения. При совпадении кодов вырабатывается сигнал сравнения, который вместе с сигналом 8 разв. пос- тупает на входы элемента И 144, на выходе которого формируется сигнал , по.ступающий в контроллер 5. Пр При несовпадении кодов в узле 113 сигнал не вырабатывается.
Сигнал 9 разв., используя шифра тор 129, действует аналогично сигналу 7 разв., извлекая из блока 29 памяти значение момента времени окончания t обмена. При совпадении ко- дов узлом 113 вырабатывается сигнал сравнения, который вместе с сигналом 10 разв. поступает на вход элемента И 145;, на выходе которого форми- .руется сигнал ,поступающий в распределитель 6 прерываний. Кроме то- го, сигнал ticoi используется для организации записи нового значения временной опоры tg начала отсчета интервала времени обмена через элементы ИЛИ 134, 131 и 146. При несовпа- дении кодов узлом 113 сигнал t.- не вырабатывается.
Временная опора tg для интеграторов записывается только один раз, а именно-в момент пуска задачи, что обеспечивает последовательную выборку ячеек блока 29 памяти, храняпщх значения временных точек с командами управления интеграторами, а временная опора tg для обмена записыва- ется всякий раз, когда наступает сравнение кодов для на узле ПЗ что обеспечивает цикличность выработки интервалов обмена.
В такте Т +1 таймер 30 работает аналогично рассмотренному. В последующих циклах 4t работа таймзра 30 повторяется. В такте Т; таймер 30
работает до тех пор, пока не посту- пит с шины 18 команда ИП, которая через элемент И 139; сбрасывает триггер 137; в нулевое положение, благодаря чему запирается группа элементов И 141 на время существования такта Т;. Показанный на фиг.9 дешифратор 142 служит для формирования позиционных сигналов Т; из двоичного кода.
Рассмотрим, как происходит распределение тактов по различным задачам, решаемым на АВМ и АЦВС. Распределение тактов обеспечивается распределителями 14 и 8 тактов (фиг.10).
Коды номеров тактов распределителями 14 и 8 распределяются по различным рабочим местам в соответствии с программой, заложенной в распределители 14 и 8 тактов группой пользователей, одновременно работающих на данной АЦВС. Распределение тактов по рабочим местам осуществляется с помощью входов 169 и 150 распределения тактов.
Рассмотрим такт Т(. Пусть на вход 169| узла 168, подана логическая 1, а на входы 169) узлов 168 - логический О, кроме того, на вход 150, подан логический О. При этом только элемент 170 узла 168 обеспечивает в такте Т возможность управления АВМ по входам 21 - 24, автономного управления. При совпадении номера такта (в данном примере такта Т,) с номером такта, заданным оператором с входа 171f выбора номера такта, сигнал разрешения с выхода элемента И 170 поступает через элемент ИЛИ 172 на входы элементов И 28, , и подготовленная на нем адресная, командная и числовая информация поступает с выходов элементов И 264 - 28, к шинам АВМ 2, на шине 9 номера такта которой в это же время находится номер такта Т и, следовательно, в блоках 29 памяти и узлах памяти блоков З4 и таймера 30 выбрана зона памяти, соответствующая данному такту.
Аналогично рассмотренному такт Т. обеспечивает работу по входам автономного управления 21 242 соответствующей подачей сигналов на входы 169, и 150, (фиг. Ш), а такт Тд, - ЦВМ 1. в последнем случае номер такта Тд, с выхода дешифратора 156 про251
ходит только на выход элемента И 151 (сигнал О с входа 169 узла 168, через элемент НЕ 152т и сигнал I с входа I50 m дают разрешение на элемент И 151,) и поступает в мультиплексор 3, обеспечивая в такте Т возможность управления системой только от видеотерминала 11.
Аналогично могут быть распределены остальные такты для ЦВМ и устройств автономного управления АВМ. При сложных задач, требующих большого количества операционного оборудования, пользователь может использовать несколько тактов. В этом случае соответственно сокращается число рабочих мест, при этом на все входа 169 и 150 (фиг.10) должна быть подана согласованная информация в со ответствии с распределением рабочих мест.
В данной АЦВС используются следую щие типы взаимодействия между ЦВМ и другими устройствами системы: процес сорный обмен информацией (обеспечивается контроллером 4 передачи данных) iобмен в режиме прерывания программы цифрового процессора 9 (обеспечивается контроллером 7 прерываний) , внепроцессор ный обмен информа дией обеспечивается контроллером 5 прямого доступа к блоку 10 памяти) .
Взаимодействие между ЦВМ 1 и АВМ 2, осуществляемое посредством контроллеров 4, 5 и 7, мультиплексора 3 и распределителя 6 прерываний, происходит для ввода исходной информации в АВМ 2, необходимой для решения задачи, для обмена между ЦВМ I и АВМ 2 результатами решения цифровой и аналоговой частей задачи на данном шаге решения, для вывода в ЦВМ 1 результатов решения в АВМ 2, для зада- ния режимов работы АБМ 2 и контроля ее состояния.
В общем случае цифровой процессор 9 в системе выполняет функции вычисления и управления, Вычислительные функции процессора 9 полностью определяются решаемой задачей и представляют собой набор математических и логических операций, выполняемых универсальной ЦВМ. Так, при моделировании динамических систем,, описываемых дифференциальными уравнениями типичной операцией является цифровое интегрирование, выполняемое одним из
20
59300 .26
известных методов, например, методом Эйлера, Адамса, Рунге-Кутта и т.п.
К функциям управления процессора 9 относится ввод (вывод) информации 5 в (из) АВМ 2 через контроллер 4 передачи данных, заполнение регистров контроллера 5 прямого доступа к памяти, осуществление арбитража между запросами устройств (контроллеры 5 10 и 7) на управление системной шиной.
Указанные функции управления определяются структурой системы и являются обидами при решении практически любой задачи в системе.
л
На фиг. 12 показ ан алгоритм решения в системе аналоговой задачи, для которой цифровой процессор 9 выполняет функции управления, на фиг.13 - один из возможных вариантов цифрового процессора 9, выполняющего функции блока управления вводом-выводом и реализующего данный алгоритм.
В процессе решения задачи процес- - сор 9 выполняет программу, хранимую в блоке 10 памяти. Каждая команда программы процессора выполняется за пять тактов в следующей последова- тельности:
такт 1 - запись адреса текущей командь из регистра 21 7 команд в регистр 230 адреса и формирование адреса следующей команды в регистре 226 данных (первый тактовый импульс ТИ,);
эг „
- такт 2 - запись адреса следующей команды в регистр 217 (второй тактовый импульс ТИ);
такт 3 - выборка текущей команды из блока 10 памяти в регистр 208 инструкций и дешифрация кода команды (третий тактовый импульс ТИ);
такт 4 - выборка операнда из блока 10 памяти или регистра мультиплексора 3 в регистр 226 данных процессора (четвертый тактовьш импульс THJ;
такт 5 - пересылка операнда из регистра 226 данных в блок 10 памяти или регистр мультиплексора 3 (пятый тактовый, импульс ТИ.).
Тактовые импульсы с выхода генератора 233 через элемент И 235 при отсутствии сигнала РИД и единичном состоянии триггера 236 поступают на. 55 счетчик 240 импульсов, который сое- динен с дешифратором 239, -циклически вырабатываюд зим серию из пяти импульсов ти - ти.
30
40
27
Триггер 236 находится в единичном состоянии при поступлении на первый вход через элемент РШИ 237 сигналов Пуск или ПРЕР1.
При поступлении сигнала ОСТ, РП или Общий сброс на элемент ИЛИ 238 осуществляется сброс счетчика 240 и триггера 236 в нулевое состояние.
Перед началом работы процессор сигналом Общий сброс устанавливает триггеры и счетчик тактовых импульсов в исходное состояние.
Цифровой процессор начинает работать при получении сигнала Пуск который запускает через элементы
.ИЛИ 237, И 235 и триггер 236 счетчик 240 тактовых импульсов и осуществляет- через элемент ИЛИ 216 запись в регистр 217 команд начального адреса программы, поступающего через группу элементов ИЛИ 221 с шифратора 223.
Первый тактовый импульс.ТИ, через группу элементов И 218, группу элементов ИЛИ 211 и элемент ИЛИ 229 осуществляет запись содержимого регистра 217 в регистр 230 адреса. Одновременно содержимое регистра 217 поступает на первый вход сумматора 219, на мпадший разряд второго входа которого поступает +1, в качестве которой используется сигнал Ожидание и которая снимается при выпо- полнении команды Ожидание. На выходе сумматора 219 формируется адрес следующей команды, который через группу элементов И 220 при наличии ТИ и группу элементов ИЛИ 222 записывается в регистр 226 данных тактовым импульсом ТИ| , поступающим через элемент ИЛИ 225 на вход записи регистра 226.
Вторым тактовым импульсом ТИ осуществляется запись адреса команды из регистра 226 в регистр 217, обеспе-. чиваемая элементом ИЛИ 228, группой элементов И 227, группой элементов ИЛИ 221 и элементом ИЛИ 216.
Третий тактовый импульс ТИд, используя элемент ШШ 232 и группу элементов И 231, адрес текущей команды из регистра 230 адреса выставляет на щину адреса А.
Одновременно триггер 197 Чтение устанавливается в единичное, состояние сигналом ТИ через элемент ИЛИ 196 и выдает на системную щину сигнал Чтение. Сигнал ТИз через эле30028
менты ИЛИ 191 и 192 при отсутствии запрещающих сигналов с элементов НЕ 215 и 194 устанавливает в единичное состояние триггер 193, который выда- ет на системную шину сигнал СхЗ.
Блок 10 памяти, получив СхЗ, осуществляет чтение ячейки, адрес которой находится на системной щиНе.
Содержимое этой ячейки поступает по шине данных Д в процессор 9. После чтения ячейки блок 10 памяти выставляет сигнал СхИ, сообщающий процессору 9 о том, что данные находятся на системной щине. Сигнал СхИ че- рез элемент ИЛИ 195 сбрасывает триггеры 19J и 193 в нулевое состояние. Данные с шины Д поступают в регистр 208 инструкций и записываются сигналом с выхода элемента И 207, сформированным сигналами THj и СхИ.
Пусть команда в регистре 208 представляет собой команду пересылки данных из ячейки блока 10 памяти в регистр РАвв с контроллера 5. Первая группа разрядов команды содержит код команды и поступает из регистра 208 на дешифратор 212.
Вторая группа разрядов команды представляет собой адрес ячейки бло- ка 10 памяти, в которой содержатся данные для регистра РАвво контрол- лера 5.
Третья группа разрядов команды содержит адрес регистра РАвво конт- роллера 5.
На четвертом тактовом импульсе вторая группа разрядов команды из регистра 208 через группу элементов И 209 и группу элементов ИЛИ 211 по- ступает в регистр 230 адреса, а затем через группу элементов И 231 - на щину адреса А.
Одновременно дешифратор 212 формирует сигнал Пересылка, поступа- ющий через элементы И 213 и ИЛИ 196 на триггер 197. На системную шину триггер 197 выдает сигнал Чтение. Тактовый импульс ТИ взводит триггер 193, который выдает на системную ши- ну сигнал СхЗ.
Блок 10 памяти, получив СхЗ, осуществляет чтение заданной ячейки аналогично чтению команды на третьем тактовом импульсе THj.
Выполнив чтение, блок 10 памяти клставляет данные на шине Д и сигнал СхИ. Через группы элементов ИЛИ 221 и 222 данйяе записываются в регистр
29 1
226 при получении импульса записи от элементов И 224 и ИЛИ 225.
Сигнал СхИ сбрасывает триггеры ° 193 и 197 в нулевое состояние.
На пятом тактовом импульсе третья группа разрядов команды из регистра 208 через группу элементов И 210 и группу элементов ИЛИ 211 поступает в регистр 230 адреса и из него через группу элементов И 231 на шину адреса А. Содержимое регистра 226 через группу элементов И 227 поступает на шину Д. Сигнал Пересьшка с дешифратора 212 через элемент И 214 взводит триггер 198, выдающий на системную шину сигнал Запись. ТИ. взводит триггер 193, выдающий на шину сигнал СхЗ.
Контролле р 5 дешифрирует адрес своего регистра РАвво и по сигналу СхЗ осуществляет запись в него данных с шины Д. По окончании операции Запись контроллер 5 выставляет сигнал СхИ, который сбрасывает триггеры 193, 197 и 198 в нулевое состояние.
I
Аналогично выполняются команды по заполнению остальных регистров контроллера 5 к передаче в РКС мультиплексора 3 команды Начать работы КОД.
Контроллер 5 осуществляет ввод информации из .блока 10 памяти в РДвв самостоятельно, без участия процессора. Получив команду Начать работу КПД1, контроллер 5 выставляет сигнал запроса прямого доступа ЗПД для получения системной шины в свое распоряжение .
В процессоре 9 сигнал ЗПД поступает на выход элемента И 202 только при отсутствии сигналов РПД и РП и только по заднему фронту импульса ТИ с выхода элемента И 235, по переднему фронту которого перегалочается счетчик.240. Последнее условие исключает потерю импульсов ТИ,- ТИ ,,- из-за несинхронного поступления сигнала ЗПД. Сигнал с выхода элемента И 202 взводит триггер 2Q3, и на системную шину поступает сигнал разрешения прямого доступа РПД,
Получив РПД, контроллер 5 начи- . нает обмен информацией на шине. При этом сигнал ЗПД держится до тек пор, пока не закончится обмен.
Одновременно сигнал РПД через эле менты НЕ 234 и И 235 останавливает
5930030
счетчик тактов.ых импульсов, т.е. приостанавливает работу цифрового процессора. В .рассматриваемом примере приостанавливается выполнение про- 5 цессором команды по пересылке в РДвв мультиплексора 3 из блока 10 памяти команды Пуск задачи. После окончания обмена контроллер 5 снимает с шины сигнал ЗПД, при этом через эле10 мент НЕ 200 триггер 203 сбрасывается в нулевое состояние. Сброс РПД разрешает работу счетчика тактовых импульсов, т.е. продолжается работа цифрового процессора, в результате
15 которой выполняется пересылка в РДвв команды Пуск задачи i.
Затем цифровой процессор выполняет команду Ожидание, т.е. он ждет прерывание от АВМ об окончании ее
20 работы.
При выполнении команды Ожидание не происходит увеличения содержимого регистра 217 на -t-1, так как у сумматора 219 блокируется вход +1 сигна25 лом/ Ожидание через элемент НЕ 215. Поэтому процессор повторяет команду Ожидание до тех пор, пока не получит сигнал прерывания.
Сигнал Ожидание с выхода эле0 мента НЕ 215 блокирует та1сже группы элементов И 209 и 210, элементы И 213, 214 и 192, поэтому в регистрах 226 и 230 записываются О, триггеры 193, 197 и 198 остаются в нуле- 5 вом состоянии. Для передачи сигнала прерывания АВМ должна запросить шину 13. Контроллер 7 выставляет запрос ЗП, который поступает в процессор 9 через эл емент И 205 на триггер 206. 0 Последний взводится задним фронтом импульса. ТИ при отсутствии сигналов РП или РПД. На шину поступает сигнал разрешения передачи РП.
j Этот же сигнал РП через элемент ИЛИ 238 сбрасывает триггер 236 и счетчик 240 тактовых импульсов в нулевое состояние.
Контроллер 7, получив сигнал разрешения передачи РП, сбрасывает сигнал ЗП и передает в процессор сигнал ПРЕР, а по шине Д - начальный адрес программы обработки прерывания. В рассматриваемом примере эта прог- рамма представляет собой программу вывода данных из РДвд мультиплексора 3 в блок 10 памяти. Сбрасываемый сигнал ЗП через элемент НЕ 204 .уста31
навливает триггер 206 в нулевое состояние ,
При отсутствий на шине сигнала СхИ на выходе элемента И 199 вырабатывается сигнал ПРЕР1, который через элементы ИЛИ 237, И 235 и триггер 236 запускает счетчик 240 тактовых импульсов. Кроме этого, сигнал ПРЕР1 обеспечивает запись начального адреса программы обработки прерывания с шины Д через элемент ИЛИ 216 в регистр 217.
Затем процессор начинает выполнять программу, начальньм адрес которой указан контроллером 7. Работа процессора в этом случае аналогична рассмотренной.
Процессор заканчивает работу по команде Останов, которая сбрасывает триггер 236 к счетчик 240 в нулевое состояние. В приведенном на фиг.10 примере распределения рабочих мест такт Т отдан ЦВМ. Вся информация в этом такте поступает от системной шины 13 через регистр 185 данных ввода мультиплексора 3 (фиг.11) на входы групп элементов И 188-190 и на входы дешифратора 187 типа информации и с шины 15 числа через регистр 186 данных вывода на системную шину 13.
Регистры 182 команд и состояний загружаются от системной шины 13 через группу элементов И 181, считываются на системную шину 13 через группу элементов И I80 и содержат всю управляющую информацию для связи АВМ в соответствующем такте с системой в виде команд и признаков, например : начать работу контроллера прямого доступа к памяти (КПД), конец работы КПД, начало обмена и др.
Сигнат Т; поступает в соответствующий разряд регистра 182 команд и состояний, устанавливая его в единичное состояние, означающее готовность совместной работы ЦВМ и АВТ в такте Т;. Дешифратор 187 типа информации определяет направление передачи поступающих от системной шины 13 данных - на шину 16 адресов, на шину 17 команд или на шину 15 числа.
При процессорном обмене каждое передаваемое слово обрабатывается программой цифрового процессора 9, который занят только выполнением программы обслуживания АВМ (приоритет этой программы устанавливается
5930032
наивысшим). Взаимодействие АБМ с процессором 9 организуется с помощью программно доступных регистров 182, 185 и 186 мультиплексора 3 под уп- 5 равлением контроллера 4 передачи данных. Данный вид абмена используется, например, при вводе в АВМ команд Пуск задачи и Чтение регистра команд и состояний. Контроллер 4
10 (фиг.11) содержит дешифратор 174 адреса регистра, который формирует сигналы для выбора одного из регистров мультиплексора 3 через элементы И 175-178 и дешифратор 173 кода опе15 рации, который определяет операцию, выполняемую выбранным регистром-чте- ние содержимого регистра или запись слова в регистр. При этом ответный синхроимпульс СхИ вырабатывается эле20 ментом ИЛИ 179. Процессор 9 при вводе в АВМ или выводе из нее каждого слова осуществляет чтение соответствующего регистра команд и состояний, следя за разрядом готовности работы
25 в данном такте.
Обмен в режиме прерывания программы цифрового процессора 9 реализуется с использованием распредели30 теля 6 прерываний и контроллера 7 прерываний (фиг.14). Запрос прерывания формируется в случаях превышения времени работы контроллера 5 прямого доступа к памяти в режиме обмена данными (фиг.14, сигналы Кон.КПД и tjjp , где 1 1 S т) при появлении сигналов от компараторов 20 АВМ 2 (фиг.14, сигналы nPEPj, где 1 is п) , Запросы прерываний поступают в рас пределитель 6 прерываний на элемент ИЛИ 247. При одновременном поступлении нескольких запросов на прерывание распределитель 6 выделяет только один из них С в соответствии с установленным приоритетом, реализуе мым НЕ 251-253 и И 248-250J, который поступает на одну из групп элементов И 243 и 244 контроллера 7 прерываний, а также устанавливает триггер 242 этого контроллера в единичное состояние (на фиг.14 схема покрзана для и ). С выхода триггера 242 формируется запрос ЗП на системную шину 13. При разрешении прерывания (сигнал РП) на выходе элемента И 241
5 появляется сигнал ПРЕР, а на выходе одной из групп элементов И 243 и 244 контроллера 7 с помощью шифраторов 245 или 246 адреса вектора пре5
33 1
рывания формируется адрес вектора прерывания, т.е. адрес ячейки блока 10 памяти, в которой расположен начальный адрес программы обслуживания данного прерывания от АВМ.
Для ввода массивов данных в АВМ и организации обмена данными между АВМ и блоком 10 памяти в каждом цикле интегрирования в предложенной системе используется внепроцессорная передача данных между АВМ и указанным блоком памяти, организуемая с помощью контроллера 5 прямого доступа к памяти и обеспечиваюшая обмен ин- ,формацией без участия процессора 9. Контроллер 5 прямого доступа к памяти имеет наивысший приоритет в системе. Передача управления контроллеру 5 не вызывает изменения состояния цифрового процессора 9, поэтому АВМ получает быстрый доступ к шине 13. Скорость обмена данными с использованием контроллера 5 является максимальной и определяется быстродействием блока О памяти и АВМ 2.
Контроллер 5 (фиг.15), содержит для каждого из m тактов четыре регистра: р.егистр-счетчик 272 адреса ввода (РАвв), указывающий начальный адрес ячейки оперативного запоминающе- го устройства 10, начиная с которой находится необходимая информация для данного такта АВМ; регистр-счетчик 279 СЛОЕ ввода (РСвв), указывающий количество вводимых слов в заданном такте в АВМ; регистр-счетчик 276 адреса вывода (РАвд), указывающий начальный адрес ячейки блока 10 памяти в которую и в следующие за ней ячей- 1СИ записывается выводимая в данном такте из АВМ информация; регистр- счетчик 283 слов вывода (РСвд), указывающий количество выводимых слов в данном такте из АВМ.
Используются четыре фазы работы контроллера 5 - загрузка регистров, инициирование работы, обмен информа- нзией и завершение работы.
Вначале осуществляется последова
тельная загрузка всех перечислерпэых регистров процессором 9 через шину 13, причем адрес регистра определяется дешифратором 285 адреса регистра, а запись-в регистр осуществляется сигналом СхЗ с системной щины 13, н ответ на который через элемент И 287 и элемент 288 задержки импульсов Т вырабатывается ответный сиг
5
0 5 0 5
0 5 0
5
3003/t
нал СхИ, поступающий на системную шину 13. СхЗ проходит на выход эле- мента И 287 только в том случае, если дешифратор 285 дешифрирует адрес одного из регистров контроллера 5, при этом элемент И.ПИ 286 дает раз- решаюш 1Й сигнал на вход элемента И 287.
Инициирование работы контроллера 5 осуществляется двумя способами: программой процессора 9 при необходимости ввода исходных данных в АВМ, для чего в регистр 182 команд и состояний, соответствующий данному такту, программа устанавливает указатель Начать работу КПД, который через элемент ИЛИ 259 передается на триггер 258 контроллера 5, и таймером 30 реального времени при организации обмена данными между АБМ и цифровым процессором 9 в каждом цикле интегрирования, для чего через элемент ИЛИ 259 на триггер 258 контроллера 5 таймер 30 передаёт указатель Начало обмена (,;).
По сигналу инициации триггер 258 устанавливается в единичное состояние, посылая запрос прямого доступа ЗПД на шину 13. Получив разрешение работать с щиной, контроллер 5 организует операцию чтения данных из блока 10 памяти по адресу, указанному в регистре-счетчике 272, адреса ввода РАвв i. Так как регистр-счетчик 279; находится не в нулевом состоявши, то дешифратор 28,0, нулевого кода через элемент НЕ 260; дает разрешающий сигнал на элемент И 261 и через элемент ИЛИ 262 на шину 13 поступает сигнал Чтение, через группу элементов И 273; - адрес ячейки памяти, с выхода элемента ШШ 262 через элемент И 263 формируется сигнал ЗПРДвв, по которому данные из выбранной ячейки памяти посылаются через элемент ИЛИ 183 (фиг.П) в регистр 185 данных ввода РДвв, расположенный в мультиплексоре 3, через элемент ИЛИ 264 формируется сигнал, устанавливающий триггер 265 в единичное состояние, при этом с выхода, триггера 265 через элемент И 270 на системную шину 13 поступает сигнал СхЗ.
После пр.и-нятия слова с системной щины 13 поступает сигнал СхИ, по которому содержимое регистра-счетчика 272j адреса ввода РАвв и регистра35
счетчика 279; РСвв через элементы И 271 и 278 уменьшается на единицу, делается попытка сбросить триггер 265 в нулевое состояние, а элементы И 263 и 270 сигналом СхИ с выхода элемента НЕ 269 блокируются на время действия сигнала СхИ.
Операция чтения прекращается, когда содержимое регистра-счетчика 279; равно О или когда окончится сигнал такта Т;, поступающий от узла 168, распределителя 14 тактов. В первом случае сигнал дешифратора 280. блокирует элемент И 261,- и через элементы И 267j разрешает работу регистра-счетчика 276 адреса вывода РАвв i и регистра-счетчика 283,- слов вывода РСвд i.
Если регистр-счетчик 283, находится не в нулевом состоянии, то дешифратор 284, нулевого кода через элемент НЕ 266; дает разрешающий сигнал на элемент И 267,- .
После поступления от распределителя 14т тактов сигнала синхронизации вывода на элемент И 267; через элемент ИЛИ 268; на щину поступает сигнал Запись и контроллер 5 переходит к операции записи данных в блок 10 памяти, посьшаемых из регистра 186 данных вывода контроллера 3 по адресу, указываемому в регистре-счетчике 276; адреса вывода РАвд i, поступающему через элемент И 267,- на шину 13. Данная операция протекает аналогично операции чтения.
После передачи слова содержимое регистров-счетчиков 276 и 283; через элементы И 275 и 282. уменьшается на единицу.
В случае окончания сигнала такта Tj приходит запрещающий сигнал с элемента И 267, , сообщающий об окончании такта Т j, на группу элементов И 277 , и контроллер 5 прямого доступа начинает, работу с регистрами- счетчиками 272;, и 279;,, аналогично работе с регистрами-счетчиками 272, и 279; .
Свою работу контроллер 5 завершает, если содержимое регистров-счетчиков 279; и 283; равно О. В этом случае через элемент И 281; формируется сигнал Конец работы КПД, передаваемый в распределитель 6 прерываний .
После завершения работы контроллера в последнем из разрешенных так5930036
тов на всех входах элемента И 289 устанавливаются единичные уровни сигналов и триггер 258 сбрасывается в нулевое положение, снимая сигнал ЗПД,
5 В качестве примера рассмотрим также решение аналогр-цифровой задачи при работе предлагаемой АЦБС в режиме разделения времени, причем задача использует i-й такт АВМ 2.(фиг.16 и 17), 10 Весь процесс решения можно разбить на два этапа: ввйд исходных данных, необходимых непосредственно дпя решения задачи; процесс интегрирования и обмен информацией в конце каж- 15 дого шага цифрового интегрирования между АВМ и ЦВМ.
ria первом этапе решения задачи ввод исходных данных в АВМ (ввод значений коэффициентов, масштабирования, 0 нелинейных зависимостей, задание режимов работы блоков, данных системы автокоммутации и т.д.) осуществляется с использованием контроллера 5 прямого Доступа к памяти, которьй
5 обеспечивает наиболее быстрый способ передачи данных. Дпя этого перед началом ввода через процессорную связь вносится значение начального адреса в РАвв i, количество переда:ваемых
0 слов в РСвв i и команда Начать работу КПД i в регистр 185; (РКС i).
После получения разрешения работать контроллер 5 начинает считывание данных из ячеек блока 10 памяти,
5 адреса которых указываются в РАвв i. Считывание данных из блока 10 памяти продолжается до тех пор, пока РСвв i не установится в нулевое положение, при этом в регистре РКС i записывает0 ся указатель Конец работы КПД.
Необходимо учитывать, что АВМ 2 сохраняет состояние, соответствующее такту TJ , только АТ/т в течение цикла it. При смене Т,- состояния АВМ 2
5 на Т;, работа контроллера 5 блокируется и возобновляется в следующем цикле и t при установлении состояния Т; .
К исходш11м данным, необходимым для решения задачи, относятся значе0
ния моментов времени начала t
W
и
окончания t gобмена информацией, величины которых определяются пользователем для решаемой задачи и вводятся в процессе ввода данных в узел памяти таймера 30. Значение оп- ределяет окончание шага цифрового интегрирования и начало обмена дан37
ными между ABM 2 и ЦВМ 1, а значение контроль окончания обмена на данном шаге цифрового интегрирования .
После получения сообщения об окон чании ввода данных процессор 9 заполняет регистры РАвв i, РСввi, РАвд i и РСвд i в контроллере 5, так как в процессе обмена данными может быть как ввод, так и вывод данных. Первьш этап решения аналого-цифровой задачи заканчиьается передачей через процессорную связь команды Пуск задачи. После этого начинается второй этап, т.е. АВМ 2 и ЦВМ I переходят к процессу интегрирования.
В конце каждого шага цифрового интегрирования процессор 9 в выделенные дпя АВМ ячейки блока 10 памяти записывает всю необходимую для обмена информацию и читает РКС i, в соответствующий разряд которого таймер 30 помещает единицу в момент ti. Если эта единица обнаружена процессо
ром 9, то его программа прерывается и выдает сообщение о превьш.ении шага интегрирования, если обнаружится нулевое состояние данного разряда РКС i, то превьшения шага нет. Сигнал t,jQ также инициртует работу кон- троллера 5 для обмена информацией, который заканчивает свою работу при РСвв1 РСвд1 0 и помещает в PKCi указатель. Конец работы КПД1.
Если этот указатель выработается до прихода сигнала t от таймера, то процессор 9, прочитав указатель Конец работы КПД1, переходит к второму циклу интегрирования.
В противном случае распределитель 6 прерывания, получив сигналы от таймера 30 и не получив Конец работы КПД от контроллера 5, передает к контроллеру 7 прерывания сигнап на передачу в процессор 9 вектора прерывания (элементы ИЕ 256 и 257, И 254 И 255, фиг. 14).После принятия вектора прерывания процессор 9 выдает на видеотерминал 11 сообщение оператору Превыщение времени обмена
Очевидно, что аналого-цифровая задача может решаться не в одном, а в нескольких-тактах АВМ 2, вплоть до т, причем в к.аждом такте используется все операционное оборудование АВМ.2. ,
Решение m аналоговых задач в режиме разделения времени реализуется на
1
5 25
30
5930038
приоритетной основе. Операционная система каждой задаче присваивает определенньгй приоритет и обеспечивает в первую очередь выполнение программы с наивысшим приоритетом. Каждая задача решается в АВМ 2 в свой такт времени и использует все оборудование АВМ. В этом случае процессор 9 выполняет функции обслуживания 10 АВМ 2 или осуществляет подготовку задач к решению.
Пользователь взаимодействует с системой через видеотерминал 11, осуществляя вызов своей программы, ее запись и останов или корректировку ее параметров.
При использовании различных зон блоков 29 памяти и узлов памяти блоков 34 в режиме работы системы без разделения времени в АВМ 2 пользователь имеет возможность решать одну аналого-цифровую или аналоговую задачу с m кратным изменением масштабов путем переключения по программе процессора 9 счетчика 155 в необходимое- из m его состояний (в режиме без разделения времени распределитель 14 m тактов остановлен).
15
20
Применение в блоках 29 памяти и узлах памяти блоков 34 и таймера 30 современных элементов памяти (например, элементы серии 188) обеспечивает ря-д дополнительных эксплуатационных удобств при работе с аппаратурой, например возможность отключения питания АВМ на длительное время без потери информации, что особенно существенно для оператора, управляющего АВМ в автономном режиме (без . использования ЦВМ), поскольку при отключении питания обеспечивается запоминание значений коэффициентов масщтабирования, функциональных зависимостей и установленных между блоками связей.
Формул.а изобретения
1.Аналого-цифровая вычислительная Система, содержащая блок управления вводом-выводом, блок памяти, аналоговую вычислительную машину, мультиплексор, контроллер передачи данных, контроллер прямого доступа к памяти, блок распределения запросов прерываний и контроллер прерываний, причем входы.синхроимпульса исполнителя блока управления вводом-выводом и
39
контроллера прямого доступа к памяти соединены через шину синхроимпульса исполнителя с выходами синхроимпульса исполнителя блока памяти, контроллера передачи данных и контроллера прямого доступа к памяти, вход прерывания программы блока управления вводом-выводом соединен с выходом запроса прерывания программы контроллера прерываний, входы и выходы данных блока управления вводом-выводом соединены через шину данных с входами и выходами данных блока памяти, с первыми группами входов и выходов данных мультиплексора, выходами данных контроллера прерываний и входами данных контроллера прямого доступа к памяти, вход запроса прямого доступа к памяти блока управления вводом-выводом соединен с выходом запроса прямого доступа к памяти . контроллера прямого доступа к памяти, вход запроса передачи данных блока управления вводом-выводом соединен с выходом запроса передачи данных контроллера прерываний, выход разрешения прямого доступа к памяти блока управления вводом-выводом соединен с входом разрешения прямого
. доступа к памяти контроллера прямого доступа к памяти, выход разрешения передачи данных блока управления вводом-выводом соединен с входом разрешения передачи данных контроллера прерываний, выходы синхроимпульса задатчика блока управления вводом-выводом и контроллера прямого доступа к памяти соединены через шину синхроимпульса задатчика с входами синхроимпульса задатчика блока памяти и контроллера прямого доступа к памяти, выходы чтения данных блока управления и контроллера прямого доступа к памяти через шину чте нид соединены с входом чтения бло- . ка памяти, выходы записи данных блока управления вводом-выводом и контроллера прямого доступа к памяти че:рез шину записи соединены с входом записи в память блока памяти, выходы адресов блока управления вводом-выводом через шину адресов соединены с входами и выходами адресов контроллера прямого доступа к памяти и входами адресов блока памяти и контроллера передачи данных, вторые группы входов и выходов данных мультиплексора соединены соответственно с входа
30040
ми и выходами данных аналоговой вычислительной машины, выходы адресов и команд запуска мультиплексора соединены с входами соответственно ад- ресов и команд запуска аналоговой вычислительной мадаины, первая группа управляющих входов мультиплексора соединена с группой управляющих выходов контроллера передачи данных,
группа информационных входов блока распределения запросов прерываний соединена с вьrxoдa ш запросов прерываний аналоговой вычислительной машины, группа выходов блока распределения запросов прерываний подклю- 1
чена: к группе входов запросов прерываний контроллера прерываний, входы пуска и общего сброса системы соединены соответственно с входами пуска и сброса блока управления вводом-выводом, отличающаяся тем, что, с целью упрощения системы за счет уменьшения количества аналоговых вычислительных машин в m раз (где m - число одновременно решаемых задач), она содержит системный распределитель m тактов, выходы которого соединены с второй группой управляющих входов мультиплексора, вход записи-считывания системного распре- делителя га тактов соединен с выходом записи-считывания аналоговой вычислительной машины, выходы текущего номера такта аналоговой вычислитель- ной машины соединены с первой группой тактовых входов системного распределителя m тактов и входами текущего номера такта контроллера прямого доступа к памяти, вторая группа тактовых входов системного распределителя m тактов соединена с выходами выбранного номера такта анало- , говой вычислительной машины, синхронизирующие выходы аналоговой вычис- , .лительной машины соединены с синхронизирующими входами контроллера прямого доступа к памяти, третьей группой управляющих входов мультиплексора и с входами синхронизации блока ;распределения запросов прерываний, iвходы требований прямого доступа контроллера прямого доступа к памяти соединены с выходами требований прямо- го доступа мультиплексора, выходы управления прерываниями контроллера прямого доступа к памяти соединены с управляющими входами блока распределения запросов прерываний, группа
41 .
выходов окончания прямого доступа контроллера прямого доступа к памяти соединена с входами окончания прямого доступа мультиплексора, выход доступа в память которого соединен с входом доступа в память аналоговой вычислительной машины, входы автономного задания команд запуска, данных и адресов системы соединены с входами автономного задания соответственно команд, данных и адресов аналоговой вычислительной машины, первая, вторая и третья группы входов выбора номера такта системы сое- динень: соответственно с первой и второй группами входов выбора номера такта аналоговой вычислительной машины и входами выбора номера такта системного распределителя m тактов, входы синхроимпульсов исполне- .ния системь соединены с входами син- хроимпульсов исполнения аналоговой вычислительной машины.
2. Система по п.1, отличающая СИ тем, что блок управления вводом-выводом содержит генератор импульсов, счетчик, триггер синхроимпульса задатчика, триггер чтения, триггер записи, триггер разрешения прямого доступа, триггер ра решения прерывания, триггер пуска, регистр адреса, регистр данных, регистр инструкций, регистр команд, сумматор, дешифратор команд, дешифратор тактов, шифратор начального адреса, девять элементов И, десять элементов ИЛИ,- три группы элементов ИЛИ, пять элементов НЕ и формирователь одиночного импульса, причем выход генератора импульсов соединен с первым входом первого элемента И, второй вход которого подключен к выходу первого элемента НЕ, вход которого соединен с прямым выходом триггера разрешения пря мого .доступа, которьш под™ ключей к выходу разрешения прямого доступа к памяти блока, - выход триггера , пуска соединен с третьим входом первого элемента И, выход которого соединен со счетным входом счетчика и с входом v4 opмиpoвaтeля одиночного импульса, выход которого подключен к первым входам второго и третьего элементов И, вход сброса счетчика соеднен с входом установки в О триггера пуска и с выходом первого элемен
59300 42
та ИЛИ, первый вход которого соединен с первым выходом дешифратора команд, второй выход которого подключен к входу второго элемента НЕ, вы- 5 ход которого соединен с первыми входами четвертого, пятого, шестого- элементов И, с первыми входами элементов И первой и второй групп и с входом разрешения работы сумматора,
10 второй вход первого элемента ИЛИ соединен с прямым выходом триггера разрешения прерывания и с выходом разрешения передачи данных блока, третий вход первого элемента ИЛИ соеди15 нен с входом общего сброса блока, подключенного к первому входу вто-- рого элемента ИЛИ, второй вход которого соединен с входом третьего элемента НЕ, с первыми входами седь20 мого и восьмого элементов И и с входом синхроимпульса исполнителя блока, в.ход установки в 1 триггера разрешения прямого доступа соединен с выходом третьего элемента ИЛИ, пер25 вый вход которого соединен с первым входом четвертого элемента ИЛИ и с выходом девятого элемента И, первый вход которого соединен с входом запроса прерывания программы блока, 3о второй вход девятого элемента И соединен с выходом третьего элемента НЕ ,и с вторым входом четвертого элемента И, выход которого соединен с входом установки в 1 триггера синхроимпульса задатчика, вход установки в О которого подключен к выходу второго элемента ИЛИ и к входам установки в О триггера записи и триг- гера чтения, выход триггера синхроимпульса задатчика соединен с выходом синхроимпульса задатчика блока, выход триггера чтения соединен с выходом чтения данных блока, выход триггера записи соединен с выходом записи данных блока, второй вход третьего элемента ИЛИ соединен с вторым входом четвертого элемента ИЛИ, с выходом шифратора начального адреса, с входом сброса регистра инструкции и с входом пуска блока, третий выход дешифратора команд соединен с вторым входом пятого элемента И и с вторым входом шестого элемента И, выход которого соединен с входом установки в 1 триггера записи, входы дешифратора команд соединены с выходами первой группы выходов регистра инструкций, вторая группа выходов которого подключена к вторым
40
45
50
55
43
входам элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ первой группы вторые входы которых подключены к выходам элементов И второй группы, вторые входы которых соединены с третьей группой выходов регистра инструкций, третьи входы элементов ИЛИ первой группы соединены с выходами элементов И третьей группы, первые входы которых соединены с выходами регистра команд, входы данных которого соединены с входами данных регистра инструкций, с первыми входами элементов ИЛИ второй группы и с выходами элементов ИЛИ третьей группы, выходы счетчика импульсов соединены с входами дешифратора тактов, первый выход которого соединен с вторыми входами элементов И третьей группы, с первыми входами пятого и шестого элементов ИЛИ и с первыми входами элементов И четвертой группы, выходы которых соединены с вторыми входами элементов ИЛИ второй группы, выходы которых подключены к входам данных регистра данных, выходы которого соединены с первыми входами элементов И пятой группы, выходы которых соединены с первыми входами элементов ИЛИ третьей группы и с выходами данных блока с которыми соединены выходы шифратора начального адреса, второй выход дешифратора тактов соединен с первым входом седьмого элемента ИЛИ и с третьим входом четвертого элемента ИЛИ, выход которого подключен к входу записи регистра команд, третий выход дешифратора тактов соединен с первыми входами восьмого, девятого и десятого элементов ИЛИ и с вторым входом восьмого элемента И, выход которого подключен к входу записи ре гистра инструкций, четвертый выход дешифратора тактов соединен с третьими входами элементов И первой группы, с вторыми входами шестого, восьмого и девятого элементов ИЛИ, с вторым входом седьмого элемента И и с третьим входом пятого элемента И, выход которого соединен с вторым входом десятого элемента ШШ, выход которого подключен к входу установки
в 1 триггера чтения, пятый выход ;дешифратора тактов соединен с третьими входами элементов И второй группы, с третьим входом шестого элемента И, вторыми входами пятого и седь5930044
мого элементов ИЛИ, с третьими входами шестого, восьмого и девятого элементов ИЛИ, выход седьмого элемента И соединен с третьим входом пя- 5 того элемента ИЛИ, и.1ход которого подключен к входу, записи регистра данных, выход шестого элемента ИЛИ подключен к входу записи регистра адреса, входы данных которого соедине10 нь1 с третьими входами элементов ИЛИ второй группы, с выходами элементов ИЛИ первой группы и с информационными входами сумматора, выходы которого соединены с вторыми входами
t5 элементов И четвертой группы, выход седьмого элемента ИЛИ соединен с вторыми входами элементов И пятoJ группы, выход восьмого элемента ИЛИ соединен с первыми входами элемен20 тов И шестой группы, вторые входы которых соединены с выходами регистра адреса, а выходы - с выходами адресов блока, третьи входы которого соединены с вторыми входами эле5 ментов ШШ третьей группы, выход девятого элемента ИЛИ соединен с третьим входом четвертого элемента И, вход запроса прямого доступа к памяти блока соединен с вторым входом
0 второго элемента И и с входом четвертого элемента НЕ, выход которого соединен с входом установки в О триггера пуска, вход установки в 1 которого соединен с выходом вто рого элемента И, третий вход которого соединен с инверсным выходом триггера пуска и вторым входом третьего элемента И, выход которого соединен с входом установки в i тригQ гера разрешения прерывания, инверс- ньй выход которого соединен с четвертым входом второго элемента И и с третьим входом третьего элемента И, четвертый вход которого соединен
5 с входом запроса передачи данных
блока и с входом пятого элемента НЕ, выход которого подключен к входу установки в О триггера разрешения прерывания.
0 3. Система поп,1,отличаю- щ а я с я тем, что системный рас- пределитель ш тактов содержит m элементов И и m элементов НЕ, причем первый вход i-ro элемента И, где
5 , соединен с i-м входом первой группы тактовых входов системного распределителя m тактов, второй вход i-ro элемен га И соединен с вы45
ходом i-го элемента НЕ, вход которого соединен с i-м входом второй группы тактовых входов системного распределителя m тактов, третьи входы элементов И соединены с входами выбора номера такта системного распределителя m тактов, четвертый вход i-ro элемента И соединен с входом записи-считывания системного распределителя m тактов, выходы элементов И соединены с выходами системного распределителя m тактов.
4. Система поп.1,отличаю- щ а я с я тем, что мультиплексор со держит т+2 регистров, дешифратор, два элемента ИЛИ, 2т+3 групп элементов И, причем входы да нных регистра данных вывода соединены с второй группой входов данных мультиплексора, вход считывания регистра данных вывода соединен с выходом первого элемента ИЛИ, первый вход которого соединен с входом чтения мультиплексора, второй вход первого элемента ИЛИ соединен с первым входом первой группы управляюп1их входов мультиплексора, выходы регистра данных вывода подключены к первой группе выходов данных мультиплексора, входы данных регистра данных ввода соедине ны с первой группой входов данных мультиплексора, вход записи регистра данных ввода соединен с выходом второго элемента ИЛИ, первый вход которого соединен с вторым входом за писи мультиплексора, второй вход вто рого элемента ИЛИ соединен с вторым входом первой группы управляющих входов мультиплексора, первая группа выходов регистра данных ввода соединена .с входами дешифратора, первый выход которого соединен с первыми входами элементов И первой группы и с выходом доступа в память мультиплексора, второй выход дешифратора . соединен с первыми входами элементов И второй группы, третий выход дешифратора соединен с первыми входами элементов И третьей группы, вторые входы элементов И первой группы соединены с второй группой выходов регистра данных ввода, с которыми соединены также вторые входы элементов И второй и третьей групп, выходы элементов И первой группы соединены с второй группой выходов данных мультиплексора, выходы элементов И второй группы соединены с выходами
5930046
адресов мультиплексора, выходы элементов И третьей группы соединены с выходами команд мультиплексора, первый вход i-ro регистра команд 5 (1 i т) соединен с i-м входом третьей группы управляющих входов мультиплексора, вторые входы регистров команд соединены с входами окончания прямого доступа мультиплексора,
to третий вход i-ro регистра команд соединен с i-M входом второй группы управляющих входов мультиплексора, остальные входы i-ro регистра команд соединены с выходами элементов И
15 (3+i)-й группы, первые входы которь1х соединены с (2+i)-M входом первой груйпы управляющих входов мультиплексора , вторые входы элементов И (3+i)-й группы подключены к первой
20 группе входов данных мультиплексора, первые выходы регистров команд соединены с выходами требований прямого доступа мультиплексора, остальные выходы i-ro регистра команд соедине 5 ны с первыми входами элементов И
(3+m+i)-й:группы, вторые входы которых соединены с (2+m+i)-M входом первой группы управляющих входов мультиплексора, а выходы элементов И 30 )-й группы подключены к первой группе выходов данных мультиплексора.
35
5
5. Система по п.1, о т л и ч а- ю щ а я с я тем, что контроллер передачи данных содержит дешифратор кода операции, дешифратор адреса регистра, элемент ИЛИ и 2т+2 элементов И, причем первый выход группы . управляющих выходов контроллера сое-1 динен с выходом первого элемента И и с первым входом элемента ИЛИ, вто- рой выход группы управляющих выходов контроллера соединен с выходом второго элемента И и вторым входом элемента ИЛИ, выход которого подключен. к выходу синхроимпульса исполнителя контроллера, входы дешифратора .кода операции и дешифратора адреса регистра соединены с входами адресов контроллера, первьй выход дешифратора кода операций соединен с первым входом (2+i)-ro элемента И (1 - is га) и с первым входом второго элемента И, второй выход дешифратора кода операции соединен с первым входом (2+m+i)-ro элемента И и с первым входом первого элемента И, i-й выход дешифратора адреса регистра соединен
0
5
47
с вторыми входами (2+i)-ro и (2+т+ )-ro элементов И, ()-fi выход дешифратора адреса регистра соединен с вторым входом первого элемента И, (га+2)-н выход дешифратора адреса регистра соединен с вторым входом второго элемента И, выход (2+i)-ro элемента И соединен с (2+i)-M выходом группы управляющих выходов контроллера и с (2+i)-M входом элемента ИЛИ, выход (2+m+i)-ro элемента И соединен с (2+т+1)-м выходом группы управляющих выходов контроллера и с
()-M входом элемента ИЛИ. I
6. Система по п.1, отличающая с я тем, что контроллер прямого доступа к памяти содержит четыре группы счетчиков, два триггера, две группы дешифраторов нулевого кода, дешифратор адреса, две группы элементов НЕ, элемент НЕ, пять элементов ИЛИ, девять групп элементов И, пять элементов И и элемент задержки, причем входы данных счетчиков первой, второй, третьей и четвертой групп подключены к входам данных контроллера, вход выбора каж- ,дого счетчика первой, второй, третьей и четвертой групп подключен к соответствующему выходу дешифратора адреса, первая группа входов которого соединена с входами адресов контроллера, вторая группа входов - с первой группой управляющих входов контроллера, счетный вход i-ro счетчика первой группы (I i и ш) подключен к выходу i-ro элемента И первой группы, счетный вход i-ro счетчика второй группы подключен к выходу i-ro элемента И второй группы, счетный вход i-ro счетчика третьей группы подключен к выходу i-ro элемента И третьей группы, счетньш вход i-ro счетчика четвертой группы подключен к выходу i-ro элемента И четвертой группы, первые входы элементов И первой, второй, третьей, четвертой групп подключены к входу син- .хроимпульса исполнителя контроллера второй вход i-ro элемента И первой группы соединен с вьпсодом i-ro элемента И пятой группы, с входом элемента И1Ш, с первыми входами i-x элементов И шестой груптя и с вторым входом i-ro элемента И третьей груп пы, второй вход i-ro элемента И второй группы соединен с выходом i-ro элемента И седьмой группы, с вхо
5930048
дом второго элемента ИЛИ, с первыми входами i-x элементов И восьмой группы и с вторым входом 1-го элемента И четвертой группы, выходы 5 i-ro счетчика первой группы соединены с вторыми входами i-x элементов И шестой группы, подключены к выходам адресов контроллера, выходы i-ro счетчика второй группы соединены с
10 вторыми входами i-x элементов И восьмой группы, выходы элементов И восьмой группы подключены к выходам адресов контролера, выходы i-ro счетчика третьей группы подключены к
15 входам i-ro дешифратора нулевого кода первой группы, выход которого соединен с первым входом i-ro элемента И девятой группы, с первым входом i-ro элемента И седьмой группы
20 и через i-й элемент НЕ первой группы - с первым входом i-ro элемента И пятой группы, выходы i-ro счетчика четвертой группы подключены к входам i-ro дешифратора нулевого ко25 да второй группы, выход которого соединен с вторым входом i-ro элемента И девятой группы и через i-й элемент НЕ второй группы - с вторым входом i-ro элемента И седьмой группы,
30 входы текущего номера такта контроллера соединены с вторыми входами элементов И пятой группы и третьими входами элементов И седьмой группы, выходы элементов И девятой группы сое, динены с выходами управления прерываниями контроллера и с 1-го по т-й выходы группы выходов окончания прямого доступа контроллера, к (т+1)-му и (т+2)-му выходам группы выходов
д окончания прямого доступа контроллера подключены выходы соответственно второго и третьего элементов И, первые входы второго, третьего и четвертого элементов И соединены с вы5 ходом элемента НЕ, вход которого
подключен к входу синхроимпульса исполнителя контроллера, выход первого элемента ИЛИ соединен с вторым входом третьего элемента И и выходом
Q чтения данных контроллера, выход второго элемента ИЛИ соединен с вторым входом второго элемента И и выходом записи даннь1х контроллера, синхронизирующие входы контроллера подключены к первым m входам третьего эле- 5 мента ИЛИ, входы требований прямого доступа контроллера подключены к последующим m входам третьего элемента ИЛИ, выход которого соединен с входом установки в 1 первого триггера, выкод которого соединен с выходом запроса прямого доступа к памяти контроллера ., вход разрешения прямого доступа к памяти контроллера соединен с треть- HMii входами элементов И пятой группы и с четвертыми входами элементов И седьмой группы, вход синхроимггульса задатчика контроллера соединен с входом записи каждого счетчика первой, второй, третьей и четвертой групп и с первым входом пятого элемента И, второй вход которого подключен к выходу четвертого элемента ИЛИ, входы которого подключены к выходам дешифратора адреса, выход пятого элемента И через элемент задержки соединен с выходом синхроимпульса исполнителя контроллера, выход синхроимпульса задатчика которого соединен с выходом четвертого элемента И, второй вход четвертого элемента И соединен с выходом второго триггера, вход установки в О, которого подключен к входу синхроимпульса исполнителя контроллера, вход установки в 1 второго триггера соединен с выходом пятого элемента ИЛИ, первый
ВХОД которого подключен к выходу первого элемента ИЛИ, а второй вход - к вызЙ1ДУ второго элемента ИЛИ.
7. Система по п. 1, о т л и ч а - ю щ а я с я тем, что блок распределителя запросов прерываний содержит элемент ИЛИ, m+n-1 элементов НЕ первой группы (п - количество компараторов- аналоговой вычислительной машины), 1п+п-1 элементов И первой группы, в которой i-й элемент И ( й1 m+n-1) имеет i+1 вход, m элементов НЕ второй группы и га элементов И второй группы, причем первый вход группы информационных входов блока соединен с первым входом элемента ИЛИ, с первым выходом группы выходов блока, с входом первого эле- мента НЕ первой группы, выход которого соединен с первыми входами элементов И первой группы, j-й вход группы информационных входов блока (2 6J п) соединен с j-м. входом элемента ИЛИ, с J-M входом (j-I)-ro элемента И первой группы, с входом j-ro элемента НЕ первой группы, выход которого соединен с j-ми входами последующих m+n+j элементов И
первой группы, управляющие входь блока через вторую группу элементов НЕ соединены с первыми входами элементов И второй группы, вторые входы 5 которых соединены с входами синхронизации блока, выход k-ro элемента И второй группы соединен с (n+k)-M входом элемента ИЛИ, с (n+k)-M входом (n+k-I)-ro элемента И первой
o группы, с входом (n+k)ro элемента НЕ первой группы,выход которого соединен с Гп+К)-ми входами последующих элементов И первой группы, выход i-ro элемента И первой группы сое5 динен с (з.+ 1)-м выходом группы выходов блока, выход элемента ИЛИ соединен с (m+n+1)-м выходом группы выходов блока.
8 Система поп.1,отлича0 ю щ а я с я тем, что контроллер
прерываний содержит элемент И, триггер, m+n шифраторов и m+n групп элементов И, причем i-й вход группы входов контроллера прерываний, где
5 li.iim+n, соединен с первыми входами элементов И i-й группы, (щ+п+О-й вход группы .входов контроллера прерываний соединен с первым входом элемента И и с входом установки в 1
0 триггера, второй вход элемента И, вторые входы элементов И групп и вход установки в О триггера подключены к входу разрешения передачи данных контроллера прерываний, выхо ды i-ro шифратора соединены с третьими входами соответствующих элементов И i-й группы, выход элемента И подключен к выходу запроса прерывания программы контроллера прерываНИИ, выход триггера подключен к вы - коду запроса передачи данных контроллера, выходы элементов И группы подключены к выходам данных контроллера.
9. Аналоговая вычислительная машина, содержащая 2 m группы элементов И, а блоков интегрирования, Ъ блоков суммирования, с блоков масштабирования, d блоков нелинейного преобразования, е блоков перемноже-. ния, f блоков цифроаналогового преобразования, g блоков аналого-цифрового преобразования, h аналоговых коммутаторов,пкомпараторов и таймер. (т - число Одновременно решаемых задач; a-h, п - максимальное количество соответствующих блоков, требующееся при решении одной из m задач) ,
0
51
причем выходы элементов И i-й труп- пы (,ni) соединены с выходами данных аналоговой вычислительной машины, первые входы элементов И i-x(i ,m) групп подключены к входам автономного задания данных аналоговой вычислительной машины, входы автономного задания адресов которой соединены с первыми входами элементов И j-x(,2m) групп, выходы которых соединены с входами адресов аналоговой вычислительной машины, вторые входы элементов И i-й группы (,га) соединены с вторыми входами элементов И 21-й группы и подключены к входам синхроимпульсов исполнения аналоговой вычислительной машины, адресные входы блоков масштабирования блоков аналого-цифрового преобразования, блоков цифроаналогового преобразования, блоков нелинейного преобразования и первая группа управляющих входов аналоговых коммутаторов соединены с входами адресов аналоговой вычислительной машины, входы запуска блоков аналого-цифрового преобразования соединены с входами команд запуска аналоговой вычислительной машины, выходы данных блоков аналого- цифрового преобразования через шину данных аналоговой вычислительной машины соединены с цифровыми информационными входами блоков нелинейного преобразования, а также с выходами данных аналоговой вычислительной машины, аналоговые информационные входы блоков интегрирования, блоков суммирования, блоков масштабирования блоков нелинейного преобразования; блоков аналого-цифрового преобразования и компараторов соединены с выходами аналоговых коммутаторов, входы опорного напряжения блоков цифроаналогового преобразования соеди нены с входами опорного напряжения аналоговой вычислительной машины, выходы блоков интегрирования, блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков перемножения, блоков цифроаналогового преобразования соединены с информационными входами аналоговых коммутаторов, адресные
;входы, входы данных и входы запуска таймера соединены соответственно с входами адресов, входами данных и входами команд запуска аналоговой вычислительной машины, отличаю,щ. а я с я тем, что, с целью упроще10
15
0
5930052
ния аналоговой вычислительной машины за счет уменьшения в п раз количества блоков интегрирования, блоков суммирования, блоков масштабирования, 5 блоков нелинейного преобразования, блоков перемножения, блоков цифро- аналогового преобразования, аналоговых коммутаторов, компараторов и таймеров, она содержит местный распределитель га тактов, a+c+f+h блоков памяти, а аналого-цифровых преобразователей, а цифроаналоговых преобразователей, а групп элементов ИЛИ и а+1 групп элементов И, причем первая группа выходов местного распределителя m тактов соединена с первой груйпой адресных входов блоков памяти, вторая группа выходов местного распределителя m тактов соединена с входами адресов аналоговой вычислительной машины, выход доступа в па „ мять местного распределителя m тактов
соединен с входами доступа в память блоков нелинейного преобразования,тайме5 ра и блоков памяти, выход записи в регистры местного распределителя m тактов соединен с входами записи в регистры блоков масштабирования, блоков цифроаналогового преобразования и входами синхронизации записи управ- ляюшлх сигналов аналоговых коммутаторов, выход записи-считывания местного распределителя m тактов соединен с входами записи-считывания блоков нелинейного преобразования и блоков памяти, выход пуска местного распределителя m тактов соединен с входами пуска блоков интегрирования, входы исходного положения которых соединены с выходом исходного положения местного распределителя in тактов, входы команд запуска местного распределителя m тактов соединены с выходами команд запуска таймера, выход синхронизации ьывода местного распределителя m тактов соединен с первыми входами элементов И j-x групп (, 2m+a), i-й выход третьей группы выходов местного распределителя тактов (1 i i S m) соединен с третьими входами элементов И i-x(,m) групп и первыми входами элементов И (2т+а+1)-й группы, вторые входы которых соединены с . i-й группой входов автономного задания команд запуска аналоговой вычислительной машины, а выходы - с входами команд запуска блоков аналого- цифрового преобразования, входы дан0
5
0
5
0
5
53
ных блоков масштабирования и блоков цифроаналогового преобразования и вторые группы управляющих входов Дн -лотовых коммутаторов соединены с выходами соответствующих этим блокам блоков памяти, входы данных которых соединены с входами данных аналоговой вычислительной машины, вход начальных условий j-ro (,a) блока интегрирования соединен с выходом j-ro цифроаналогового преобразователя, информационные входы которого соединены с выходами j-ro блока памяти, входы данных которого соединены с выходами элементов ИЛИ j- й группы, первые входы которых подключены к входам данных аналоговой вычислительной машины, а вторые входы соединены с вы ходами элементов И j-й (j 2та, 2т+я) группы, вторые , входы которых соединены с выходами j-ro блока аналого-цифрового преобразования, вторая группа адрес iibix входов блоков памяти соединена с входами адресов аналоговой вычислительной машины, синхронизирующие выходы таймера соединены с синхронизирующими выходами аналоговой вычислит,ельной машины, четвертая и пятая группы выходов
местного распределителя m тактов соо
динены соответственно с выходами текущего номера такта и выходами выбранного номера такта аналоговой вычислительной машины, инверсный выход записи-считывания местного распределителя m тактов соединен с выходом записи-считывания аналоговой вычислительной машины, выходы компараторов соединены с выходами запросов прерываний аналоговой вычислительной машины, первая и вторая группы входов выбора номера такта местного распределителя m тактов соединены соответственно с первой и второй группами входов выбора йо- мера такта аналоговой вычислитель- ной машины,
10. Аналоговая вычислительная машина, содержащая m групп элементов И, mia блоков интегрирования, Ъ блоков суммирования, с блоков масштабирования, d блоков нелинейного преобразования, е блоков перемножения, f блоков цифроаналогового преобразования, g блоков аналого-цифрового преобразования, h ана25
5930054
логовых коммутаторов, п компараторов (где m - число одновременно ре- шаемых задач; a-h, п - максимальное
количество соответствующих блоков, 5 требующееся при решении одной из m задач) , причем в;ь1ходы элементов -И i-й группы ,т) соединены с выходами данных аналоговой вычислительной машины, первые входы элементов
10 И i-x(,m) групп подключены к входам автономного задания данных аналоговой вычислительной машины, входы автономного задания адресов которой соединены с первыми входами
5 элементов И i-x(,2m) групп, вы- ходы которых соединены с входами адресов аналоговой вычислительной машины, вторые входы элементов i-й .группы (,т) соединены с вторыми
20 входами элементов И 2 i-й группы и подключены к входам синхроимпульсов исполнения аналоговой вычислительной машины, адресные входы блоков масштабирования, блоков аналого-циф-. рового преобразования, блоков цифро- аналогового преобразования, блоков нелинейного преобразования и первая группа управляющих входов аналоговых коммутаторов соединены с входами адресов аналоговой вычислительной машины, входы запуска блоков аналого- цифрового преобразования соединены с входами команд запуска аналоговой . вычислительной машины, выходы данных блоков аналого-цифрового преобразования через шину данных аналоговой вычислительной машины соединены с цифровыми информационными входами блоков нелинейного преобразования, а также с выходами данных аналоговой вычислительной машины, аналоговые информационные входы блоков интегрирования, блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков аналого-цифрового преобразования и компараторов соединены с выходами аналоговых коммутаторов, входы опорного напряжения блоков цифроаналогового преобразования соединены с входами опорного напряжения аналоговой вычислительной машины, выходы блоков интегрирования, блоков нелинейного преобразования, блоков перемножения, блоков цифроаналогового преобразования соединены с информационными входами аналоговых коммутаторов, ад- ресные входы, входы данных и входа
0
5
0
5
0
5
55
запуска таймера соединены соответственно с входами адресов, входами дан ных и входами команд запуска аналого вой вычислительной машины, отличающая ся тем, что, с целью упрощения аналоговой вычислительной машины за счет уменьшения в m раз количества блоков суммирования, блоков масштабирования, блоков нелинейного преобразования, блоков перемножения, блоков цифроаналогового преобразования, блоков аналого-цифрового преобразования, аналоговых коммутаторов и компараторов, она содержит (2т+1)-ю группу элементов И, местный распределитель m тактов и q+f+h блоков памяти, причем первая группа выходов местного распределителя m тактов соединена с первой ,группой адресных входов блоков памяти, вторая группа выходов местного распределителя m тактов соединена с входами адресов аналоговой вычислительной машины, выход доступа в память местного распределителя m так- .тов соединен с входами доступа в память блоков нелинейного преобразования, таймера блоков памяти, выход за ;писи в регистры местного распределителя m тактов соединен с входами записи в регистр блоков масштабирова- ния, блоков дифроаналогового преобразования и входами синхронизации записи управляющих сигналов аналоговых коммутаторов, выход записи-считывания местного распределителя m тактов соединен с входами записи-считывания блоков нелинейного преобразования и блоков памяти, выход пуска местного распределителя m тактов соединен с входами пуска блоков интегрирования, входы исходного положения которых соединены с выходом исходного положения местного распределителя m тактов, входы команд запуска которого соединены с выходами команд запуска таймера, выход синхронизации вывода местного распределителя га тактов соединен с входами пуска блоков аналого-цифрового преобразования, i-й выход третьей группы выходов местного распределителя m тактов (,т) соединен с третьими входами элементов И (,2m) групп и первыми входами элементов И ()-и группы, вторые входы элементов И ()-й группы соединены с i-й группой входов автономного за25930056
Дания команд запуска аналоговой вычислительной машины, а выходы - с входами команд запуска блоков аналого-цифрового преобразования, вхо- 5 ды данных блоков масштабирования и блоков цифроаналогового преобразования и вторая группа управляющих входов аналоговых коммутаторов соединены с выходами соответствующих
0;этим блокам блоков памяти, входы
данных которых соединены с входами данных аналоговой вычислительной машины, вторая группа адресных входов блоков памяти соединена с входами
15 адресов аналоговой вычислительной машины, синхронизирующие выходы таймера соединены с синхронизирующими выходами аналоговой вычислительной машины, четвертая и пятая группы вы20 ходов местного распределителя m тактов соединены соответственно с выходами текущего номера такта и выходами выбранного номера такта аналоговой вычислительной машины, ин25 версный выход записи-считывания
местного распределителя m тактов соединен с выходом записи-считывания аналоговой вычислительной машины, выходы компараторов соединены с вы30 ходами запросов прерываний аналоговой вычислительной машины, первая и вторая группы входов выбора номера такта местного распределителя m тактов соединены соответственно с пер- 5, вой и второй группами входов выбора номера такта аналоговой вычислительной машины,
11. Машина по пп.2 и 3, о т л и- чающая с я тем, что местный распределитель m тактов содержит генератор импульсов, счетчик развертки, счетчик тактов, дешифратор номера такта, дешифратор интервалов, два триггера, пять элементов И, группу элементов И, формирователь одиночного импульса, элемент задержки и m узлов распределения- тактов, каждый узел распределения тактов содержит группу из m элементов И и элемент ИЛИ, причем выход генератора импульсов соединен с входом формирователя одиночного импульса и входом счетчика развертки, выход последнего разряда которого соединен с входом счетчика тактов, выходы которого подключены к входам дешифратора номера такта и к первой группе выходов распределителя, выходы счетчика тактов под
ключены к входам дешифратора интервалов и к первым входам элементов И группы, выход формирователя одиноч Ного импульса соединен с первым входом первого элемента И и через элемент задержки - с первым входом второго элемента И, первый выход дешифратора интервалов соединен с входом установки в 1 первого триггера, вход установки в О которого соединен с вторым выходом дешифратора интервалов, третий выход которого соединен с входом установки в 1 второго триггера, вход установки в О которого соединен с четвертым выходом дешифратора интервалов и с первым входом третьего элемента И, выход которого соединен с выходом синхронизации вывода распределителя, прямой выход первого триггера соединен с вторыми входами элементов И первой группы, с вторыми входами первого и второго элементов И и х: прямым выходом записи-считывания распределителя, инверсный выход первого триггера соединен с инверсным выходом записи-считывания распределителя, выходы элементов И первой группы соединены с второй группой выходов распределителя, выход первого элемента И соединен с выходом доступа в память распределителя, выход второго элемента И соединен с выходом записи в регистры распределителя , вход пуска группы входов команд распределителя соединен с вторым входом третьего элемента И и с первым входом четвертого элемента И, выход которого соединен с выходом пуска распределителя, вход исходного положения группы входов команд распределителя соединен с первым входом пятого элемента И, выход которого соединен с выходом исходного положения распределителя, вторые входы четвертого и пятого элементов И сое- динень с выходом второго триггера, i-й выход дешифратора номера тактов (1 и i и т) соединен с i-м выходом
четвертой группы выходов распределителя и с первым входом i-ro элемента И группы i-ro узла распределения . тактов,второй вход которого соединен с i-M входом выбора номера такта распределителя, третий вход i-ro элемента И группы i-ro узла распределения тактов соединен с i-м входом второй группы входов выбора номера тактов распределения, выход i-ro
5
0
5
0
5
0
5
0
5
элемента И группы i-ro узла распределения тактов соединен с i-м входом элемента ИЛИ, выход которого соединен с i-м выходом третьей группы выходов распределителя, пятая группа выходов распределителя соединена с вторыми входами элементов И группы i-ro узла распределения тактов.
2. Машина по пп.2 и 3, о т л и- чающая ся тем, что блок масштабирования или блок цифроаналого- вого преобразования содержит р умножающих цифроаналоговых преобразователей, р регистров, р элементов И, дешифратор, причем входы дешифратора соединены с адресными входами блока, i-й выход дешифратора, где 1 «i&p, соединен с первым входом i-ro элемента И, вторые входы элементов И соединены с входом записи в регистры блока, выход i-ro элемента И соединен с входом синхронизации i-ro регистра, выходы которого соединены с информационными входами i-ro умножающего цифроаналогового преобразователя, входы данных 1-го регистра соединены с входами данных блока, аналоговый выход 1-го умножающего цифроаналогового преобразователя соединен с i-м информационным выходом блока, вход опорного напряжения i-ro умножающего цифро- аналогового преобразователя соединен с i-M входом опорного напряжения блока. I
13. Машина по пп.2 и 3, о т л и- ч ающая ся тем, что блок нелинейного преобразования содержит аналогогибриднокодовый преобразова- тель, два узла памяти, два регистра, три цифроаналоговых преобразователя, инвертирующий усилитель, аналоговый сумматор, генератор тактовых импульсов, группу элементов И, два триггера, три элемента И, четыре элемента ИЛИ, шесть формирователей одиночных импульсов, два элемента цифровой задержки, элемент НЕ, дешифратор, причем входы дешифратора соединены со старшими разрядами адресных входов блока, младщие разряды адресных входов которого соединены с установочными входами аналогогибриднокодо- вого преобразователя, информационный вход которого соединен с аналоговым информационным входом блока, вход записи-считыва ния которого сое59
динен с входом элемента НЕ и с первым входом первого элемента И, второй вход которого соединен с входом доступа в память блока, выход дешифратора соединен с третьим входом пер вого элемента И, выход которого соединен с входом установки в 1 первого триггера, с входом установки в
О второго триггера и с входом первого формирователя одиночного импуль са, выход которого соединен с первым входом первого элемента ИЛИ и с входом второго формирователя одиночного импульса, выход которого соединен с первым входом второго элемента ИЛИ и с входом третьего формирователя одиночного импульса, выход которого соединен с первым входом третьего элемента ИЛИ и с входом четвертого формирователя одиночного импульса, выход которого соединен с входом установки в О первого триггера и с входом пятого формирователя одиночного импульса, выход которого соединен с первым входом четвертого
элемента ИЛИ, второй вход которого соединен с первым входом второго элемента И и с выходом элемента НЕ, выход четвертого элемента ИЛИ через
.шестой формирователь одиночного импульса соединен с вторым входом второго элемента И, третий вход кото,рого соединен с инверсным выходам первого триггера, прямой выход которой через первьм элемент цифровой задержки соединен с первыми входами элементов И группы, входом записи аналогогибриднокодового преобразователя и с входом разрешения записи первого и второго узлов памяти, выход второго элемента И соединен с вторым входом первого элемента ИЛИ, с вторым входом третьего элемента ИЛИ, с входом установки в 1 второго триггера и через второй элемент цифровой задержки с входами синхронизации первого и второго регистров.
5930060
выход второго триггера соединен с : первым входом третьего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов,
5 выход третьего элемента И соединен
с третьим входом четвертого элемента ИЛИ и с вторым входом второго элемента ИЛИ, выход которого соединен с тактовым входом аналогогибридноко10 дового преобразователя, цифровые выходы которого соединены с адресными входами первого и второго узлов памяти, дополнительные адресные входы которых соединены с дополнительными
15 адресными входами блока, аналоговый выход аналогогибриднокодового преобразователя соединен с входами опорного напряжения, входами первого и второго цифроаналоговых преобразо20 вателей, информационные входы первого цифроаналогового преобразователя соединены с выходами первого регистра и с информационными входами третьего цифроаналогового преобразова25 теля, выход которого соединен с первым входом аналогового сумматора, второй вход которого соединен с выходом инвертирующего усилителя, вход которого соединен с выходом первого
30 цифроаналогового преобразователя,
информационный выход которого сое- динен с выходом ,второго цифроаналогового преобразователя, информационные входы которого соединены с вы- ходами второго регистра, информационные входы которого соединены с вьрсодами второго .узла памяти, вход
доступа в память соединен с выходом третьего элемента ИЛИ, информационные входы первого регистра соединены с выходами первого узла памяти, вход доступа в память которого соединен с выходом первого элемента ИЛИ, числовые входы блока соединены с вторыми входами элементов И группы, выходы которых соединены с информационными входами первого и второго узлов па- : мяти.
35
40
5
Лт W
SmIS HIS Hie Kia 0m гЗОт 20
Фиг.1а
| название | год | авторы | номер документа |
|---|---|---|---|
| Устройство для обмена информацией между цифровой и аналоговой вычислительными машинами | 1982 |
|
SU1053119A1 |
| Устройство для обмена информацией между цифровой и аналоговой вычислительными машинами | 1983 |
|
SU1257673A1 |
| Устройство для связи аналоговой и цифровых вычислительных машин | 1983 |
|
SU1140135A1 |
| Устройство для обмена информацией между цифровой и аналоговой вычислительными машинами | 1983 |
|
SU1221666A1 |
| Устройство для обмена информацией между аналоговой и цифровой вычислительными машинами | 1990 |
|
SU1755372A1 |
| ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА | 1991 |
|
RU2042193C1 |
| ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА НА БАЗЕ МАТРИЦЫ ПРОЦЕССОРНЫХ ЭЛЕМЕНТОВ | 1998 |
|
RU2117326C1 |
| Электронная вычислительная машина | 1988 |
|
SU1520533A1 |
| Устройство для обмена двухмашинного вычислительного комплекса | 1981 |
|
SU991403A1 |
| Устройство для обмена информацией между цифровой и аналоговой вычислительными машинами | 1986 |
|
SU1348844A1 |
Изобретение относится к вычислительной технике и может быть использовано для моделирования в ускоренном и реальном масштабах времени динамических систем. Целью изобретения является упрощение системы. Система содержит ЭВМ5 АВМ, системный распре- i делитель m тактов, мультиплексор, контроллер передачи данных, контроллер прямого доступа к памяти блок распределения запросов прерываний и контроллер прерываний. АВМ по первому варианту содержит элементы И, блоки интегрирования, суммирования, масштабирования, нелинейного преобразования, перемножения, цифроаналогово- го преобразования, аналого-цифрового преобразования памяти, аналоговые коммутаторы, компараторы, таймер и местный распределитель m тактов. В АВМ по второму варианту по сравнению с первым увеличено чиаю интеграторов и уменьшено число блоков памяти. Цель изобретения достигается за счет реализации режима разделения времени в АВМ. 3 c.ji. ф-лы, 10 з.п.ф-лы, 22 ил. (Л С
ке
ОтЗ
Л 3,5
KS
о
Зап.-счит
077/5 От 19
X,
tt
Л 3z
ФиъЛ
От 18 OmJ6
е
OmJ8
От 16 (Ю
Д
Ур ЛрА/
На Bxodbi dpifzux групп, аналоюбого MMMf/mamopa
вх.1
B.3
.3x.f
От 18 Зап-счит
От 16 - -fox- От 16 ЛП
От IS
От 19 такта
Stir, пуразр. OmtB } /Уй«л Ml пазР. WA 4 нгразр.
От 18 Запись В регистр
Фнг.8
От J(7 А 8
Фиг.Ю
к5 .Начать paS.KHAj
OmS t Ко не ц waS.Kmj
5
OmS
Начать
pcfS. КПД„
От 5.
конец ра5.КГЩ„
OmS
ч
i I
HS
ТТ TI
, тгд
к/7 к/5л/5 К18
Фиг.П
дл
л/5 К18
От 15
С
Начало
I
--гт--,,, - -- , , --- ,, ,, -гn-r-,-L
и,ПЗ заполняет, регистры PAB8i PABdL, РСбдс, pc6di, нонтроллера 5
I
ЧП9 переаает в Рка мультиплексора 3 (ерез контроллер Ч команду „ Нач. ра5. КПД1
I
Контроллер 5 вводит, данные 6 РПВв мулыпиплв сора 3 из б лона памяти 10
J
нет
Да
ЦП 9 передает в РДвд мультиплее сора 3 через контроллер Ч KOMaHdtj /Тусл задачиi
1
Инт&грцрование 6ABMi
Да
ЦПв ждет прерывание
Распределитель 6 передает. 8 контроллер 7 прерывание
1
1 онтроллер 7 передает о ЦП 9 дентор прерывания
ФигЛг
Фиг. 13 а
Пу:х
п З ПА
РПЯ
. TI OafI (Тг
От Щ Син роназаи.ия
SuSoSo
Оп,4
(
t
253 ivi , /wi
J
Фиг 15
Повготойла ванны1 SЗаполнение
8л памяг и Ю вля ЙЙоЯаpezutmpot
8 ЛВМ и заполнение регист-КЩ, Лля oSfot НПЛ{ Лпя ЙвоЛг.MtHd
Подготовна ванньа Яго овмена ЛЛт. понятию
выхУ npetpOMHH с Suffeo- тернинало
ип заполняет регистры 1{онтрояпера S ЛвД йвода . (PЛIil)-нач. адрес исиоУн 1Л ваннчи вля ЛЯМ -n3i(Ppeti)- кол-So nepfSatoeMtm 8Лвм ванных
ЦП ianucutotm через кснтролп / tf 8 регистр I8SI ( PKCil HSi/JtmaruitKcopo 3 мнанди Начогг рад, кпд
pS gucmaSae --
fm ЗПЛ
icinb РПД
Камтрал/ttp 5 из .Ю liaduni ваншм {регистр )9Э(РДв8}
Указателя Vfiw. poS. X/lSi
Фиг. J7o
( ifi ntptj яоптраплер t первЗает t регистр т (РЛвв) iyjamu п.пексара 3 команду пуск задачи t
f-u цикл UHtnetp. ЦЛ
±
Подготовка данных вля абме- на с АВМ в бл. паи. Ю
интегриродатя 6 ASMi
t№
fcm f/Kcrianfj t/,g
lt,n выбодит. ta ЛиЗеотеришал ПреВыш. шага интеграр
Контроллер 5 ал Ул пом. П НоЙит данные в PnBS |
Нет.
Ja
Контра/мер S 81л /юмя1Ш Ю вВоЗит Яанние из РД89
Нет
Фм пе
Контроллер 5 помещает BPHCi указатель,, . ИПП
Есть указа/рель .ослед --. - iHLiLJ цикл ин
/{он. unui
Нет указателя .кпДс
ЦП через контроллер Ч передает 8- РД88 команду „ Исходное положение
ИП
Распределитель 8 передает в контроллер 7 запрос на прерывание
( Конец
Контроллер 7 передает б 14П Вектор прерывания
ЦП выдает на бидеотерминал сообщение „ Превышение Времени аВмена
Редактор И.Николайчук
Составитель А.Чеканов
Техред М.Ходанич Корректор Е.Рошко
Заказ 5124/48Тираж 671 Подписное
ВНИИПИ Государственного комитета СССР
по делам изобретений и открытий Л 3035, Москва, Ж-35, Раушская наб., д.4/5
Производственно-полиграфическое предприятие,г.Ужгород,ул.Проектная,4
Фиг.178
| Петров Г.М., Ушаков В.Б., Шубин Ю.А | |||
| Аналого-цифровой вычислительный комплекс третьего поколения АЦВК-З./Сб | |||
| Вопросы радиоэлектроники, сер | |||
| ЭВТ, вып.2, 1976, с.6 | |||
| Патент США № 4217672, кл | |||
| Приспособление для точного наложения листов бумаги при снятии оттисков | 1922 |
|
SU6A1 |
