Цифровая система регулирования соотношения скоростей многодвигательного электропривода Советский патент 1982 года по МПК H02P5/46 

1

Изобретение относится к электротехнике и может быть использовано для управления приводами бумагоделательных машин прокатных станов и других агрегатов выпускающих полосовые материалы.

Известна цифровая система регулирования соотношения скоростей многодвигательного электропр ивода, содержащая генератор опорной частоты, дискретные задатчики скорости, управляемые от многоступенчатых контактных переключателей, цифровые регуляторы скорости, двигатели, импульсные датчики скорости tl 1-15

Для многодвигательных агрегатов, выпускающих полосовые материалы, важно сохранить информацию об уставках всех регуляторов скорости, а значит и о соотношении скоростей в случае 20 останова агрегата, в том числе и при перерыве электроснабжения. Элементами памяти устаоок задания в указанной системе служат многопозиционные

контактные переключатели. Однако наличие многопозиционных контактных элементов в цепях задания снижает надежность работы системы регулирования.

Наиболее близким техническим реше-. нием является цифровая система регулирования, содержащая генератор опорной частоты, блок тактовой частоты, входом связанным с генератором опорной частоты, секции управления скоростью каждого двигателя, каждая из которых содержит блоки распределения команд управления, имеющие входы команд управления, а также тактирующий вход, связанный с блоком тактовой частоты, дискретный задатчик ..корости, включающий реверсивный Ьчетчик памяти кода управления, преобразователь код-частота, буферный делитель частоты, регулятор скорости, импульсный датчик скорости, связанный с информационным выходом соответ. ствующего блока распределения команд управления, блоки распределения команд управления, соединенные между собой последовательно посредством ин формационных входов и выходов. Это устройство позволяет осуществить автоматическую последовательную переда чу изменения кода уставок для всей системы, при подаче команд типа При бавить и Убавить на командные вхо ды устройств распределения команд. Этот способ подачи команд резко упро щает органы управления (кнопка), повышает надежность ввода информации и ис1;слючает зависимость ее достоверности при хранении от состояния контактов переключателя. Элементами памяти при этом служат реверсивнь1е cMe чики памяти кода управления каждого задатчика скорости Г2 . Недостатком известной системы является возможность полной потери информации о кодах управления при пере рывах электроснабжения, что приводит к необходимости новой настройки кана лов задания при пуске привода. Устранение этого недостатка путем перех да на гальванические источники питания затруднено, так как привод, например, современной бумагоделательно машины coctoит. из ceKqkte и сохранение электропитания только для счетчиков памяти на время реальных плановых и неплановых перерывов элек роснабжения (от секунд до суток )вле чет необходимость в нереально большо емкости аккумуляторов энергии. Цель изобретения - повышение надежности . Поставленная цель достигается тем что в цифровую систему регулирования соотношения скоростей дополнительно введены шины сброса и перезаписи кодов.управления, блок долговременной памяти кодов управления, включающее источник переменного напряжения, выпрямитель с фильтром и стабилизатор напряжения, последовательно соединенные между собой, индикатор уровня питающего напряжения, подключенный входом к источнику пере менного напряжения, блок управления, блок выбора адреса, энергозависимый постоянно запоминающий блок, оперативный запоминающий блок, преобразователь параллельного кода и в последовательный, второй вход блока управ ления соединен с тактирующим входам блока выбора адреса, и подключен к генератору опорной частоты, дополнительный вход блока управления подключен к шине сброса, а выход связан с блоком выбора адреса и информационными входами управления энергозависимого постоянного запоминающего и оперативно запоминающего блоков, в каждый дискретный задатчик скорости введен преобразовтель кода, первая и вторая двухвходовые схемы И, Двухвходовые схемы ИЛИ, причем входы преобразователя кода связаны с выходами разрядов реверсивного счетчика памяти кода управления, вход установки Ноль которого связан с выходом первой схемы И, а счетный вход Сложес выходом схемы ИЛИ, первый вход которой связан с выходом второй схемы И, а второй подключен к информационному выходу соответствующего блока распределения команд управления, информационные входы оперативного запоминающего блока связаны с выходами преобразователя кода задатчика ско-рости, информационные выходы - с ин-; формационными входами постоянного за поминающего блока, выходы которого соединены с входами, преобразователя кода блока долговременной памяти, к выходу которого подключена шина перезаписи кодов управления, к которой подключены первые входы вторых схем И задатчиков скорости.,первые входы первых схем И связаны с шиной сброса, выходы блока выбора адреса соединены с вторыми входами первой и второй схем И соответствующего задатчика скорости, цепи Питания блока управления, оперативного и постоянного запоминающих блоков соединены с шиной напряжения питания, подключенной к выходу стабилизатора напряжения. На чертеже представлена структурная схема устройства. Цифровая система регулирования соотношения скоростей содержит генератор 1 опорной частоты, блок 2 тактовой частоты, секции управления скоростью двигателей, каждая из которых состоит из блока 3 распределения команд управления, дискретного задатчика 4 скорости, цифрового регулятора 5 скорости, двигателя 6, импульсного датчика 7 скорости, и блок 8 долговременной памяти кодов управления. Дискретный задатчик скорости содержит реверсивный счетчик 9 памя59ти кода управления с информационными входами, входом установки Ноль и информационными выходами параллельного кода, преобразователь 10 код-частота с входом тактирования, информационными входами управления и частотным выходом, к которому подключен вход масштабного преобразователя 11 частоты, выход которого через буферный делитель 12 частоты подключен к входу задания регулятора 5 скорости, преобразователь кода 13, двух- . входовые схемы И 1 и 15 и двухвходовую схему ИЛИ 16, причем выход схемы И 15 подключен к входу установки Ноль счетчика 9, выход схемы И к первому входу схемы ИЛИ 16, выход которой связан с входом счетчика 9. Блок 8 содержит источник 17 переменного напряжения, выпрямитель 18 с фильтром, стабилизатор 19 напряжения под1 люченный к шине 20 питания, инди катор 21 уровня напряжения питания, связанный с источником 17 переменног напряжения, блок 22 управления, блок 23 выбора адреса, блок энергозависимой постоянной памяти, блок 25 оперативной памяти, преобразователь 2б параллельного кода в последовательный, выход которого подключен к шине 27 записи кода управле ния, входы блока 22 управления подключены к индикатору 21 и генератору 1 , а его выходы к входам управления блока 23 выбора адреса, блоки и 25 памяти, выход сигнала сброса по ключен к шине 2U сброса, информацион ные входы блока 25 оперативной памяти связаны с выходами преобразователей 1 кода каждой секции, его выходы - с информационными входами блока 2 эне гоЗависимой постоянной памяти, выходы которого подключены к входам преобразователя 26 кода. К шине 27 подключены первые входы схем И I всех секций, к шине 28 - первые входы схем И 15 всех секций, а вторые входы схем И 1 и 15 каждой секции связаны с соответствующими выходами блока 23 выбора адреса. К шине 20 питания подключены цепи питания гене ратора 1, блока 22 управления и бло ки 2 и 25 памяти. Блоки 3 |эаспределения команд управления имеют по два информационных входа и два выхода, вход 29 команды управления Прибавить, вход 30 команды управления Убавить, а также по одному тактиру ющему входу. Тактирующие входь под6ключены к шине 31, связанной с выходом блока 2, информационные выходы. распределения каждой предыдущей (по ходу технологического процесса) секции подключены к информационным входам распределения каждой последующей секции при этом выход в каждой секции связан с вторым входом схемы ИЛИ 16, выход - с входом счетчика памяти 9. Тактирующие входы преобразователей 10 в каждой секции подключены к шин 32 опорной частоты, связанной с выходом генератора 1. Устройство работает следующим образом. « . Заданное соотношение скоростей двигателей 6 реализуется цифровыми регуляторами 5 путем высокоточного регулирования скорости каждой секции привода. Параметром задания для регуляторов служит выходная частота (дискретных задатчиков скорости, параметром цепи обратной связи - частота импульсных датчиков 7 скорости, механически связанных с двигателями 6. Уровень частоты задания для каждого регулятора определяется зна чением кода управления, записанного в счетчик памяти 9 соответствующего задатчика. Увеличение или уменьшение этого значения производится путем подачи команд Прибавить или Убавить на входы 29 или 30 блока 3 распределения команд управления данной секции, выходы которого связаны с соответствующими входами счетчика 9Схема связи блока 3 распределения обеспечивает автоматическую коррекцию кода управления в последующих секциям при изменении уставки в лредыДУЩей секции. Наличие масштабных преобразователей 11 частоты позволяет произвести приведение различных уровi .- . , ней часУоты датчиков 7 секций к единому масштабу в целях задания и тем самым обеспечить простоту и надежность описанной последовательной связи блока 3 распределения команд. Регулятор 5 производит сравнение выходной частоты дискретного задатчика Ас частотой импульсного датчика 7 скорости и вырабатывает управляющее воздействие для исполнйтельчого двигателя 6. Подразумевается, что в регулятор 5 входит как собственно цифровой регулятор, так и аналоговая регулирующая часть с преобразоват.елем мощности. Задача блока 8 долговременной пёмяти, введенного в структуру системы, заключается в том, чтобы при сохранении простоты и надежности схемы выработки кодов управления исключить возможность потери информации о кодах управления для любой из секций или системы в целом при перерыве электроснабжения, Последний приводит к исчезновению напряжения питания на всех элементах системы регулирования, в том числе на счетчиках 9 памяти, являющихся хранителями информации в дискретных задатчиках и скорости.

В данной системе-приняты меры по централизации хранения информации в оперативном запоминающем блоке 25, на входы которого через преобразователи 13 кода в последовательном коде может поступать информация о коде управления, записанном в виде параллельного кода в счетчиках 9 памяти. Перенос информации в блок 25 и ее обновление производится циклично путем обегания всех секций с темпом, задаваемым блоком 22 управления. Централизованное хранение информации позволяет (при наличии 20-30 секций) многократнр уменьшать минимум энергии , необходимый для ее сохранения при перерыве электроснабжения. В част ности, при Этом возникает реальная возможность в течение нескольких десятых долей секунды поддерживать нормальный уровень напряжения питания блока 8 памяти за счет запаздывания фильтров на выходе питающего блока 8 стабилизированного источника напряжения. Но окончательно вопрос долговременного хранения информации решается с помощью энергозависимого постоянного запоминающего блока 2k, выполняемого на большой интегральной схеме с энергонезависимой памятью, при следуюи ей последовательности операций. При перерыве электроснабжения чувствительный индикатор 21 уровня питающего напряжения на стороне переменного тока вырабатывает команду для блока управления, по которой запускается цикл перезаписи информации из блока 25 в блок 24. Максимальная длительность этого цикла ограничена временем разряда емкостных фильтров на выходе выпрямителя 18 с фильтром до того минимального уровня напряжения, при котором еще стабилизатором 19 на шине 20 питания обеспечивается нормальный уровень напряжения. После перезаписи информации она хранится

в энергозависимой памяти блока 24 при отсутствии энергоснабжения. При восстановлении электроснабжения по сигналу от индикатора 21 уровня питающего напряжения команды блока управления организуют обратную перезапись кодов управления в счетчики 9 памяти и дискретных задатчиков скорости. Выборка информации производится циклически, посекционно и через преобразователь 2б параллельного кода в последовательный поступает на шину 27. Выбор секции для записи в счетчик 9 соответствующего кода управления с шины 27 производится по командам блока 23 выбора адреса, синхронизированного блоком 22 управления с тактами выборки информации из памяти блока 2.

1

В начале каждого такта перезаписи кода управления на выходе блока 22 управления, связанного с шиной 28, генерируется импульс сброса, который производит установку Ноль счетчика 9 соответствующей секции, выделяемой командой блока 23 выбора адреса. Последовательность прохождения импульса сброса и такта .перезаписи кода управления очередной секции определяется блоком 22 управления, а управление входными цепями счетчикоз 9 осуществляется с помощью схем И 14 и 15 и схемы ИЛИ 16. Управляющие входы обеих схем И каждой секции связаны с соответствующим выходом блока 23, на котором .сигнал разрешения появляется только один раз за цикл перезаписи информации для всех секций. После .сброса со счетчика через схему И 15 по входу установки Ноль, с которым связан выход схемы И 15, к входу Сложение через схему И 14 поступает пакет счетных импульсов с выхода преобразователя 2б. Последовательным автоматическим подключением на перезапись задатчиков всех секций схема восстанавливает для управления регуляторами набор уставок для всей машины. Использование данной структуры в условиях цехов промышленных предприятий с достаточно частыми провалами и перерывами в электроснабжении (хотя бы и кратковременными) должно повысить надежность и резко сократить вр(емя восстановления готовности системы управления к ведению технологического процесса. Формула изобретения Цифровая система регулирования соотношения скоростей многодвигательного электропривода, содержащая генератор опорной частоты, блок тактовой частоты, входом связанный с генератором опорной частоты, секции управ ления скоростью каждого двигателя, каждая из которых содержит блоки распределения команд управления, имеющие входы команд управления, а также тактирующий вход, связанный с блоком тактовой частоты, дискретный задатчик скорости, включающий реверсивный счет чик памяти команд управления, jipeo6- . разопатель частоты, буферный делитель частоты, регулятор скорости, импульсный датчик скорости, связанный с информационным входом соответствующего блока распределения команд управления, блоки распределения команд управления, соединенные между собой последовательно посредством информационных входов и выходов, отличающаяся тем, что, с целью повышения надежности, в нее дополнительно введены шины сброса и перезаписи кодов управления, блок долговременной памяти кодов управления, включающий источник переменного напряжения, выпрямитель с фильтром и стабилизатор напряжения, последовательно соединенные между собой индикатор уровня питающего напряженияj подключенный входом к источнику пере менного напряжения, блок управления, блок выбора адреса, энергозависимый постоянный запоминающий блок, оперативный запоминающий блок, преобразователь параллельного кода в последов тельный, второй вход блока управления соединен с тактирующим входом блока выбора адреса и подключен к генератору опорной частоты, дополнительный вход блока управления подключен к шине сброса, а выход связан 9 510 G блоком выбора адреса и с информационными входами управления энергозависимого постоянного запоминающего и оперативно запоминающего блоков, в каждый дискретный задатчик скорости также введен, преобразователь кода, первая и вторая двухвходовые схемы И, двухвходовые схемы ИЛИ, причем входы преобразователя кода связаны с выходами разрядов реверсивного счетчика памяти кода управления, вход уставки Ноль которого связан с выходом первой схемы И, а счетный вход - с выходом схемы ИЛИ, первый вход которой связан с выходом второй, схемы И, а второй подключен к информационному входу соответствующего бйока распределения команд .управления, информационные входы оперативного запоминающего блока связаны с выходами преобразователя кода задатмика скорости, информационные выходы - с информационными входами .постоянного запоминающего блока, выходы которого соединены с входами преобразователя кода блока долговременной памяти, к выходу которого подключена шина перезаписи кодов управления, к которой подключены первые входы вторых схем И задатчиков скорости, первые входы первых схем И связаны с шиной сброса, выходы блока выбора адреса соединены с вторыми входами первой и второй схем И соответствующего задатчика скорости, цепи питания блока управления оперативного и постоянного запоминающих блоков соединены с шиной питания, подключенной к выходу стабилизатора напряжения. Источники информации, принятые во внимание при экспертизе 1.W. Frltzshe. Vorteite und Grenzen dIgitaBer OrehzahBregeEungen. Regetungstechnik. IBS, H.I, S 7-11, 3,S. , H. i, S, 159-i63. 2,Авторское свидетельство СССР ff 768866, кл. G 05 D 13/66, 1980.

;S