Устройство цикловой синхронизации Советский патент 1982 года по МПК H04L7/08 

(54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ

1.

Изобретение относится к технике передачи инфор а1гаи и может использоваться для помехоустойчивой синхронизашга систем связи при передаче рекуррентных пос ледрвательностеи.

Известно устройство цикловой синхронизации, содержащее первый сумматор по модулю два, выход которого подключен к входу регистра сдвига с обратной..

связью и первому входу второго сумматора по модулю два, к второму входу которого, а также к первому входу третьего : сумматора по модулю два подключен первый выход регистра сдвига с обратной ,5 связью, остальные выходы которого подключены к входам дешифратора, к соответствующему входу которого подключен выход счетчика временных интервалов, первый вход которого объединен с тактовым 20 входом делителя частоты, а к остальным входам счетчика временных интервалов подключен выход второго сумматора по модулю два, при этом второй вход третьего сумматора по модулю два объединен с первым входом первого сумматора по модулю два, к второму входу которого подключен выход первого эли.1ента И, а выход третьего сумматора по модулю два подключен к первым входам первого и i второго элементов И, причем к второму входу первого элемента И подключен иы-« ход триггера фазирования, пе|жый вход к. торого объединен с первым входом триггера интервалов и входом делителя частоты, выход которого подключен к втгрому входу триггера интервалов, прямой и инверснъ1й въ1ходы которого подключены соочу ветственно к блокирующему входу делите ля частоты И второму входу второго элемента И, въ1ход которого подключен к третьему входу триггера интервалов и второму входу триггера фазирования 1. Однако известное устройство обладает недостаточной помехозащищенностью иэза необходимости выделения без ошибок участка рекуррентной последовательности значительной .длины. 304 Цель изобретения - повышение помехе защищенности. Поставленная цель достигается тем, что в устройство цикловой синхронизашга, содержащее первый сумматор по модулю два, выход которого подк/почен к входу .регистра сдвига с обратной связью и первому входу второго сумматора по модулю два, к второму входу которого, а также к первому входу тртье- го сумматора по модулю два подключен первый выход регистра сдвига с обратной связью, остальные выходы которого подключены к входам дешифратора, к соответствующему входу которого подключен выход счетчика времен ных интервалов, первый вход которого объединен с тактовым входом делителя частоты, а к остал ным входам счетчика временных интервалов подключен выход второго сумматора по модулю два, при этом второй вход третьего сумматора по модулю два объединен с первым входом первого сумматор по модулю два, к -второму входу которого подключен выход первого элемента И, а выход третьего сумматора по .модулю два подключен к первым, входам первого и второго элементов И, причем к второму входу первого элемента И подключен выход триггера фазирования, первый вход которого объединен с первым входом триг гера интервалов и входом делителя частоты, выход которого подключен к второму входу триггера интервалов, прямой и инверснъгй выходы которого подключены соответственно к блокирующему входу делителя частоты и второму входу второго элемента И, выход которого, подключен к третьему входу триггера интервалов и второму входу триггера фазирования, введены последовательно соединенные линии задержки, третий элемент И, и дополнительный сумматор по модулю два, к второму входу которого подключен выход Y -го разряда регистра сдвига с обратной связью, к входу ( VI+1) разряда которого подключен выход дополнительного сумматора по модулю дза, а выход треть го сумматора по модулю два подключен к входу линии задержки и второму входу третьего элемента И, к третьему входу которого подключен выход Tpvirrepa фазирования, к третьему входу которого подключен эыход дешифратора. На чертеже представлена структурная схема устройства. Устройство для цикловой синхронизаци содержит первый сумматор 1 по модулю два, регистр 2 с обратной связью, вто7рой сумматор 3 по модулю два, счетчик 4 временнъ1х интервалов, дешифратор 5, третий сумматор 6 по модулю два, элементы И 7 и 8, триггер 9 интервалов, триггер 10. фазирования, делитель 11 частоты, регистр 2 сдвига с обратной связью содержит регистр 12 сдвига, регистр 1 3 сдвига, блок 14 формирования обратной связи, дополнительный сумматор 15 по модулю два, линия задержки 16, третий элемент И 17. Устройство работает следующим образом. При поступлении сигнала на первые входы тртатеров 9 и 10 триггер 9 интернвала устанавливается в единичное состояние, а триггер 10 фазирования и делитель 11 частоты - в нулевое состояние . При этом эпементы .И 7, И 8, И 17, закрыты и вход.иая информация через первый сумматор 1 по модулю два поступает в регистр 2 сдвига с обратной связью без исправления в ней ошибок. Блокирующий вход делителя 11 частоты открыт высоким уровнем напряжения, поступающим с выкода триггера 9 интервалов и в дел«тель 11 частоты поступает тактовая частота. Через интервал времени, определяемый коэффициентом деления делителя 11 частоты и равный времени первоначального заполнения регистра 2 сдвига с обратной связью входной последовательностью, на выходе делителя 11 частоты появляется сигнал, переводящий триггер 9 интервалов в нулевое состояние. При эток на блокирующем входе делителя 11 частоты появляется низкий уровень напряжения, закрывающий вход делителя 11 частоты, а на входе элемента И 8 высокий уровень. Закон образования регистром 2 сдвига с обратной связью последовательности знаков аналогичен закону образования входной рекуррентной последовательности, поэтгалу после заполнения регистра 2 сдвига с обратной связью входной последовательностью, с выхода 14 формирования обратной связи и входа устройства на выходы т тьего сумматора 6 по модулю два поступают одинаковые сигналы. При этом ошибки во входной последовательности или последовательности первоначального заполнения регистра 2 сдвига с обратной связью приводят к появление ошибочных знаков на одном из входов третьего сумматора 6 по модулю два. В результате этого первый сигнал ошибки, который появляется на выходе третьего сумматора 6 по 594 дулю два проходит через открытый второй элемент И 8 и устанавливает триггеры 9 и 10 в единичное состояние. Высокий уровень напряжения с выхода триггера Ю фазирования поступает на элемен ты И 7 и И 17 и сигнал ошибки с выхода третьего сумматора 6 по модулю два поступает через первый элемент И 7 на вход первого сумматора 1 по модулю два, изменяя входной знак на противоположный , При этом происходит исправле ние оигибки, если она имела место на входе устройства, или внесение дополнительной ошибкт во входную рекуррентную последовательность, если она место на выходе блока 14 формирования обратной связи регистра 2 сдвига с обратной связью. Одновременно сигнал ошибки с выхода третьего сумматора б по модулю два поступает на вход линии задержки 16, время задержки которого равно времени задержки входного сигнала регистром 12 сдвига до первого выхода с регистра 2 сдвига с обратной связью на вход 6j -ка 14 формирова}гая обратной связи. Следовательно внесенная в регистр 2 сдвига с обратной связью дополнительная -ошибка через время задержки ее регистром 12 сдвига является причиной появления на выходе третьего сумматора 6 по модулю два нового сигнала ошибки, который поступает на вход третьего элемента .И 17 одновременно с задержанным линией задержки 16 сигналом внесения в регистр 2 сдвига с обратной связью дополнительной ошибки. В результате этого на выходе третьего элемента И 17 появляется сигнал, который поступает на вход дополнительного сумматора 15 по модулю два и исправляет внесенную в рекуррентную последовательность ошибки. Таким оробразом, ошибки во входной рекуррентной последовательности исправляются на первом сумматоре 1 по модулю два, а ошибки в последовательности первоначального заполнения регистра 2 сдви .га с обратной связью приводят к внесению дополнительных ошибок во входную рекуррентную последовательность с по следующим их исправлением на дополнительном сумматоре 1 5 по модулю два. Исправлению не подаются двойные ошибки одновременно появляющиеся на входе регистра 2 сдвгсга с обратной связью и на выходе блока 14 формирования обратной связи. В процессе заполнения регистра 2 сдвига с обратной связью входной рекуррентной последовательностью второй сум7матор 3 по модулю два совместно со счетчиком 4 временного интервала обеспечивает отсчет безошибочного отрезка рекуррентной последовательности длитепыностью равной величине регистра 2 сдвига с обратной связью. После заполнения регистра 2 сдвига с обратной связйо информацией без ошибок на выходе счетчика 4 временного интервала появляется сигнал, который открывает деигафратор 5. При появлении в регистре сдвига 2 с обратной связью комбинации, на которую настроен дешифратор 5, на его выходе появляется импульс фазового пуска и одновременно триггер 10 фазирования устанавливается в нулевое состояние и элементы И 7, И 17 закрываются. Технико-эконсмическкй эффект от применения предлагаемого устройства заключается в повышении помехозагопаенности выделения синхросигнала, чем увеличивается вероятность вхождения в синхро низм и сокращается время синхронизации систем связи. Формула изобретения Устройство цикловой синхронизации, содержащее первый сумматор по модулю два, выход которого подключен к входу регистра сдвига с обратной связью и пер вому входу второго сумматора по модулю два, к второму входу которого, а также к первому входу третьего сумматора по модулю .два подключен первый зыход регистра сдвига с обратной связью, остальныё выходы которого подключены к входам дешифратора, к соответству1&щему входу которого подключен выход счетчика временных интервалов, первый вход которого объединен с тактовым входом делителя частоты, а к остальным входам счетчика временных интервалов подклкьчен выход второго сумматора по модулю два, при этом второй вход третьего сумматора по модулю два объединен с первым входом первого сумматора по модулю два, к второму входу которого под ключен выход первого элемента И, а выход третьего сумматора по модулю два подключен к первым входам первого и второго элемента И, причем к второму входу первого элемента И подключен выход триггера фазирсжания, первый вход которого объединен с первым входом триггера интервалов и входом делителя частоты, выход которого подключен к второму входу триггера интервалов, прямой и инверсный выходы которого подключены соответственно к блокирующему входу делителя частоты и второму входу вто рого элемента И, выход которого подклю чен к третьему входу триггера интервалов и второму входу триггера фазированря, отличающееся тем, что, с целью повышения помехозащищенности, введены последовательно соединенные линия задержки, третий элемент И и дополнительный сумматор по модулю два к второму входу которого подключен выход yv-ro разряда регистра сдвига с обратной связию, к входу (и+1)-го раз937 ряда которого подключен выход дополнительного сумматора по модулю два, а выход третьего сумматора по модулю два подключен к входу .линии задержки и второму входу третьего элемента И, к третьему входг которого подключен выход триггера фазирования, к третьему входу которого подключен выход дешифратора. I Источники информации, принтяые во внимание при экспертизе 1. Авторское свидетельство СССР № 640439, кл. Н 04 Ь 7/08, 1976 (прототип)..