Устройство фазирования по циклам Советский патент 1990 года по МПК H04L7/08 

Изобретение относится к области электро- вйзи и может быть использовано в систе- ак передачи данных, а также в системах збирательного и циркулярного вызова абоАЙТОВ

Целью изобретения является повышение очности синхронизации.

На чертеже представлена структурная лектрическая схема устройства фазироваий по циклам.,10

; Устройство содержит первый 1 и второй Ьегистры сдвига, формирователь 3 сигна- аГ обратной связи, дешифратор 4, второй ополнительный дешифратор 5, счетчик b 4пульсов, дополнительный счетчик / им- пЗльсов, делитель 8 частоты, первый допол- 15 нйтельный дешифратор 9, коммутатор 10, первый 11 и второй 12 D-триггеры, дополни- D-триггер 13, RS-триггер 14, сум мйтор 15 по модулю два, второй 16 и третий It элементы И, первый элемент И 18, вто- рой 19 и третий 20 дополнительные элементы И первый дополнительный элемент И 21, пер вый 22, второй 23, третий 24 и четвертый 25 э(1ементы ИЛИ, элемент НЕ 26.

i Устройство фазирования по циклам работает следуюш,им образом.25

При включении напряжения питания на вход начальной установки устройства фазирования по циклам формируется сигнал обнуления, который является сигналом начальной установки (НУ) элементов памяти в исходные состояния.30 Независимо от того, поступает ли на уст- Ьйство фазирования по циклам входная Последовательность или нет, до прихода сигнала «Пуск на вход сигнала «Пуск устройства фазирования по циклам счетчик 6 находится в нулевом состоянии, так как 35 на его счетный вход импульсы не поступают С выхода дополнительного D-триггера 13 на третий дополнительный элемент И и подается сигнал логического нуля, который его закрывает и не пропускает на счетный вход счетчика 6 импульсы тактовой частоты с тактового входа устройства фазирования по циклам. При этом второй дополнительный элемент И 19 также закрыт сигналом логического нуля, формируемым дополнительным D-триггером 13.45

На информационном (D) входе второго регистра 2 присутствует сигнал логического нуля Под действием импульсов тактовой частоты второй регистр 2 заполняется Hyj лями после чего второй дополнительный дешифратор 5 сформирует через четвертый 50 элемент ИЛИ 25 на информационный вход второго регистра 2 сигнал логической единицы что позволяет исключить ложное фазирование при поступлении на вход устройства фазирования по циклам нулевой после- довательности.

Так как коммутатор 10 (после установки исходного состояния) пропускает на информационный D-вход первого регистра 1 сигнапу тел ко

ст

2 од пу ни

до пе н п

5 5

50

нал с выхода второго регистра 2 и не пропускает пока сигнала с выхода формирователя 3, то первый регистр 1 не формирует кодовой последовательности, идентичной фазирующей, передаваемой с передающей

стороны.

Поскольку с вы.чодов первого I и второго 2 регистров на сумматор 15 поступают не одинаковые сигналы, то последний форми- пует сигнал неравенства (логическую единицу), под действием которого обнуляется

После прихода сигнала «Пуск на S-вход дополнительного D-триггера 3 последний переключается в состояние логической единицы Теперь входная информация (фази- рующая последовательность) проходит че пез второй дополнительный элемент И У н четвертый элемент ИЛИ 25 на информационный вход второго регистра 2, с выхода п-го разряда которого она проходит через коммутатор 10 на информационный вход первого регистра 1. До тех пор, пока с выходов первого 1.И второго 2 регистров формируются разные цифровые последовательности сумматор 15 формирует на каждый бит входной информации сигнал неравенства (логической единицы). При совпадении этого сигнала с импульсом тактовой последовательности на втором элементе И 1Ь с выхода последнего через третий элемент ИЛИ 24 на установочный вход нуля счетчика 6 формируется ,сигнал обнуления.

В случае побитного совпадения цифровых последовательностей, поступающих на первый и второй входы сумматора 15, последний формирует сигнал логического нуля, который через элемент НЕ 26 поступает на второй вход третьего элемента И 17, на nepj вый вход которого через открытый третий дополнительный элемент И 20 подаются импульсы тактовой частоты.

В результате с выхода третьего элемента И 17 на счетный вход счетчика b формируются импульсы. Если формируемый счетчиком 6 интервал оказывается меньше зачетного (заданного), например равного 10, то на его установочный вход (при несовпадении информации) выдан сигнал обнуления, после чего начинается новый отсчет счетЧИКОМ 6.с

При поступлении на вход счетчика b десяти импульсов подряд он сформирует сигнал на счетный вход делителя 8 и на такто вый вход второго D-триггера Г2, который переключается в состояние логической единицы. Теперь импульсы тактовой частоты через открытые третий дополнительный элемент И 20 и первый элемент И 18 пocтyпaюJ на счетный вход дополнительного счетчика / В случае выявления с помощью счетчика 6 и делителя 8, например трех зачетных интервалов (причем эти интервалы могу быть в различных сочетаниях; идти подряд без промежутков или с одним промежутком

или с двумя и т.д.) с выхода первого дополнительного элемента И 21 на S-вход RS-триг- гера 14 поступает сигнал. RS-триггер 14 переключается в единичное состояние.

Сигнал логического нуля, формируемый с инверсного выхода RS-триггера 4, запрещает прохождение входной последовательности, а сигнал логической единицы, формируемый с прямого выхода RS-триггера 14, разрешает прохождение сигнала с выхода формирователя 3 через коммутатор 10 на информационный вход первого регистра 1.

Таким образом, устройство фазирования по циклам замыкается на себя, т.е. оно форВ случае обнаружения расфазировання (например, из-за прерывания передачи информации) процесс фазирования осуществляется заново, начиная с прихода сигнала 5 «Пуск.

Фо/).«(/,ш изобретения

Устройство фазирования по циклам, содержащее последовательно соединенные пер- ,, вый регистр сдвига, дешифратор и первый

D-триггер, последовательно соединенные формирователь сигнала обратной связи и сумматор по модулю два, последовательно соединенные второй D-триггер и первый элемент И, а также второй и третий элемен- мирует свою цифровую последовательность, 15 ты И, первые входы которых подключены идентичную полностью передаваемой фа-к второму входу первого элемента И, счетзирующей последовательности.

При появлении на выходах первого регистра 1 комбинации, означающей конец фазирования, дешифратор 4 выделяет ее и формирует сигнал на тактовом входе пер- 20

вого D-триггера 11. Так как на информационном D-входе первого D-триггера 11 присутствует сигнал логической единицы, поступающий с RS-триггера 14, то первый

чик им 1ульсов, делитель частоты и второй регистр сдвига, вы.ход которого подсоединен к второму входу сумматора по модулю два, входы формирователя сигнала обратной связи подключены к соответствующим выходам первого регистра сдвига, а R-вход первого D-триггера подключен к входу установки нуля делителя частоты, отличающееся тем, что, с целью повышения точности

D-триггер 11 переключается в состояние 25 синхронизации, введены последовательно

логической единицы. Сигнал с выхода первого D-триггера 11, означающий конец фазирования, поступает на тактовый вход дополнительного D-триггера 13. По фронту этого сигнала дополнительный D-триггер 13, на

соединенные первый дополнительный элемент И, RS-триггер и коммутатор, первый и второй информационные входы которого подключены соответственно к выходу формирователя сигнала обратной связг; и соотинформационный вход которого подан сиг- 30 ветствующему выходу второго регистра нал логического нуля, переключается в состояние логического нуля и запрещает прохождение входной информации через второй дополнительный элемент И 19 и импульсов тактовой частоты через третий дополнительный элемент И 20.35

сдвига, последовательно соединенные дополнительный счетчик импульсов, первый дополнительный дешифратор и первый, Bioj Ku i и третий элеме11ты ИЛИ, выходы которых подключены соответственно к R-входу второго D-триггера и входам установки . я дополнительного счетчика импульсов и счетчика импульсов, последовательно соединенные дополнительный D-триггер, второй дополнительный элемент И и четвертый элемент ИЛИ, выход которого подсоединен к информационному входу второго регистра сдвига, а также второй дополнительный дешифратор, элемент НЕ и третий дополнительный элемент И. первый вход которого подключен к выходу дополнительного D-тригВ случае отсутствия комбинации, означающей конец фазирования, или невыявления трех зачетных интервалов за время одного цикла фазирования, длину которого .„ определяет дополнительный счетчик 7 совместно с первым дополнительным дешифратором 9, с выхода последнего через первый элемент ИЛИ 22 на R-вход второго D-триггера 11 и далее через второй элемент ИЛИ

сдвига, последовательно соединенные дополнительный счетчик импульсов, первый дополнительный дешифратор и первый, Bioj Ku i и третий элеме11ты ИЛИ, выходы которых подключены соответственно к R-входу второго D-триггера и входам установки . я дополнительного счетчика импульсов и счетчика импульсов, последовательно соединенные дополнительный D-триггер, второй дополнительный элемент И и четвертый элемент ИЛИ, выход которого подсоединен к информационному входу второго регистра сдвига, а также второй дополнительный дешифратор, элемент НЕ и третий дополнительный элемент И. первый вход которого подключен к выходу дополнительного D-триг23 на установочный вход дополнительного 45 гера, при этом выходы разрядов второго

счетчика 7, а также на установочные входы нуля первого D-триггера 11 и RS-триггера 14 и делителя 8 и через элемент ИЛИ 22 на счетчик 6 поступает сигнал обнуления.

Устройство фазирования по циклам прорегистра сдвига подсоединены к соответствующим входам второго дополнительного дешифратора, вы.ход которого подсоединен к второму входу четвертого элемента ИЛИ, выход коммутатора подсоединен к информадолжает осуществлять фазирование, но уже 50 ционному входу первого регистра сдвига.

в новом цикле. Длина цикла определяется максимальным периодом неприводимого многочлена (циклического полинома), используемого для циклового фазирования. Первый дополнительный дешифратор 9 декоди- руег комбинацию двоичного кода числа, соответствующего максимальному периоду с учето.м выделения первого зачетного интервала, входящего в цикл фазирования.

55

тактовый вход которого подключен к тактовому входу второго регистра сдвига и второму входу третьего дополнительного элемента И, выход которого подсоединен к второму входу первого элемента И, выход которого подсоединен к счетному входу дополнительного счетчика импульсов, выход сумматора по модулю два подсоединен непосредственно и через элемент НЕ соответстВ случае обнаружения расфазировання (например, из-за прерывания передачи информации) процесс фазирования осуществляется заново, начиная с прихода сигнала «Пуск.

Фо/).«(/,ш изобретения

Устройство фазирования по циклам, содержащее последовательно соединенные пер- вый регистр сдвига, дешифратор и первый

D-триггер, последовательно соединенные формирователь сигнала обратной связи и сумматор по модулю два, последовательно соединенные второй D-триггер и первый элемент И, а также второй и третий элемен- ты И, первые входы которых подключены к второму входу первого элемента И, счетчик им 1ульсов, делитель частоты и второй регистр сдвига, вы.ход которого подсоединен к второму входу сумматора по модулю два, входы формирователя сигнала обратной связи подключены к соответствующим выходам первого регистра сдвига, а R-вход первого D-триггера подключен к входу установки нуля делителя частоты, отличающееся тем, что, с целью повышения точности

синхронизации, введены последовательно

соединенные первый дополнительный элемент И, RS-триггер и коммутатор, первый и второй информационные входы которого подключены соответственно к выходу формирователя сигнала обратной связг; и соответствующему выходу второго регистра

ветствующему выходу второго регистра

сдвига, последовательно соединенные дополнительный счетчик импульсов, первый дополнительный дешифратор и первый, Bioj Ku i и третий элеме11ты ИЛИ, выходы которых подключены соответственно к R-входу второго D-триггера и входам установки . я дополнительного счетчика импульсов и счетчика импульсов, последовательно соединенные дополнительный D-триггер, второй дополнительный элемент И и четвертый элемент ИЛИ, выход которого подсоединен к информационному входу второго регистра сдвига, а также второй дополнительный дешифратор, элемент НЕ и третий дополнительный элемент И. первый вход которого подключен к выходу дополнительного D-тригрегистра сдвига подсоединены к соответствующим входам второго дополнительного дешифратора, вы.ход которого подсоединен к второму входу четвертого элемента ИЛИ, выход коммутатора подсоединен к информа5

тактовый вход которого подключен к тактовому входу второго регистра сдвига и второму входу третьего дополнительного элемента И, выход которого подсоединен к второму входу первого элемента И, выход которого подсоединен к счетному входу дополнительного счетчика импульсов, выход сумматора по модулю два подсоединен непосредственно и через элемент НЕ соответственно к вторым входам второго и третьего элементов И, выходы которых подсоединены Соответственно к второму входу третьего лемента ИЛИ и счетному входу счетчика импульсов, выход которого подсоединен к тактовому входу второго D-триггера и так- Товому входу делителя частоты, первый и второй выходы которого подсоединены со- (ртветственно к первому и второму входам ijiepBoro дополнительного элемента И, пря- ijioft выход RS-триггера подсоединен к друго- 1|5у управляющему входу коммутатора и р-входу первого D-триггера, прямой выход i|:oToporo подсоединен к тактовому входу Дополнительного D-триггера, D-вход, R-вход

и S-вход которого подключены соответственно к общему проводу питания, второму входу первого элемента ИЛИ и второму входу второго элемента ИЛИ, выход кото- рого подсоединен к R-входам первого D- триггера, я RS-триггера, а D-вход второго D-триггера подключен к источнику сигнала «1, причем второй вход второго дополнительного элемента И, S-вход и R-вход допол- нительного D-триггера, второй вход третьего дополнительного элемента И и выход первого D-триггера являются соответственно информационным входом, входом сигнала «Пуск, входом начальной установки, тактовым входом и выходом устройства.

Изобретение относится к электросвязи может быть использовано в системах передачи данных, а также в системах избирательного и циркулярного вызова абонентов. Целью изобретения является повышение точности синхронизации. Устройство фазирования по циклам содержит первый и второй регистры 1 и 2 сдвига, формирователь 3 сигнала обратной связи, дешифратор 4, второй дополнительный дешифратор 5, счетчик 6 импульсов, дополнительный счетчик 7 импульсов, делитель 8 частоты, первый дополнительный дешифратор 9, коммутатор 10, первый и второй D-триггеры 11 и 12, дополнительный D-триггер 13, RS-триггер 14, сумматор 15 по модулю два, второй и третий элементы И 16 и 17, первый элемент И 18, второй и третий дополнительные элементы И 19 и 20, первый дополнительный элемент И 21, первый, второй, третий и четвертый элементы ИЛИ 22-25, элемент НЕ 26. Осуществляя фазирование по циклам при передаче данных по каналам низкого качества с помощью предлагаемого устройства путем, например, трехкратного произвольного выделения зачетного участка, длина каждого из которых составляет, например, 10 разрядов, повышают точность выделения цикловой фазы по сравнению с известным устройством (осуществляющим фазирование по методу зачетного участка, на котором не допускается ошибок). 1 ил.