Устройство для цикловой синхронизации Советский патент 1978 года по МПК H04L7/08 

тановка единицы триггера интервала и на соответствующий вход делителя частоты подан сигнал сброса.

На чертеже приведена структурная электрическая схема предложенного устройства.

Устройство для цикловой синхроиизац;1и содержит на информационном входе первый сумматор 1 по модулю два, к другому входу которого подключен выход регистра 2 сдвига с обратной связью и один из входов второго сумматора 3 ио модулю два, выход которого через управляемый счетчик i временного интервала подключен к одному из входов дешифратора 5, к другим входам которого подключены выходы соответствующих разрядов регистра 2 сдвига с обратной связью, дополнительный сумматор 6 по модулю два, ключ 7, элемент И 8, триггер

9интервала, триггер 10 фазирования и делитель И частоты, ири этом информационный вход первого сумматора 1 по модулю два через дополнительный сумматор b по модулю два подключен к входу регистра 2 сдвига с обратной связью и к другому входу второго сумматора 3 по модулю два, а выход счетчика 4 временного интервала подключен к еднпичдому входу триггера 10 фазирования, выход которого подключен к другому входу дополнительного сумматора

6 по модулю два через ключ /, другой вход которого соединен с выходом первого сумматора 1 по модулю два и с первым входом элемента И 8, к другому входу которого подключен выход триггера 9 интервала, а выход элемента И 8 нодключен к соответствующим входам триггера 9 интервала и триггера 10 фазирования, к управляющим входам которых подключены соответствующие выходы делителя 11 частоты, к входу которого подключен выход триггеpa 9 интервала, причем на вход «установка нуля триггера 10 фазирования, на вход «установка единицы триггера 9 интервала и на соответствующий вход делителя 11 частоты подан сигнал сброса.

Устройство работает следующим образом.

При включении устройства сигналом сброса триггер 9 интервала устанавливается в состояние «установка единицы, а триггер

10фазирования, счетчик 4 временного интервала и делитель 11 частоты - в состояние «установка нуля. При этом элемент И 8 и ключ 7 закрыты и входная информация поступает через первый сумматор 1 по модулю два в регистр 2 сдвига с обратной связью без коррекции ощибок. Блокирующий вход делителя 11 частоты открыт высоким уровнем, поступающим с выхода триггера 9 интервала, и с входа 12 в делитель

11частоты поступает тактовая частота. Через интервал времени, определяемый коэффициентом деления делителя 11 частоты, на его выходе появляется сигнал, переводящий триггер 9 интервала в состояние «установка нуля. При этом lia блокирующем входе делителя 11 частоты появляется низкий уровень, закрывающий вход делителя 11 частоты.

Коэффициент деления /Сд делителя 11 частоты выбирается, исходя из условий обеспечения коррекций пакетов ошибок и вида псевдослучайной последовятельности, т. е. если полином имесг вид Хй ц-гХп, то , где п число разрядов регистра 2 с обратной связью, образующего псевдослучайную последовательность.

При появлении на входе устройства олибок первый же импульс ошибки появляется на выходе дополнительного сумматора 6 по модулю два, проходит через открытый элемент И 8 и нереводит триггер 9 интервала и триггер 10 фазирования в состояние «установка единицы.

При этом высокий уровень с выхода триггера 10 фазирования открывает ключ 7 и имнульс с выхода дополнительного сумматора 6 по модулю два через открытый ключ 7 поступает на второй вход нервого сумматора 1 по модулю два, на первый вход которого в это время ноступил импульс ошибки. На выходе первого сумматора 1 по модулю два при этом происходит исправление ошибки и на втором сумматоре 3 по модулю два происходит сравнение записанной в регистре 2 сдвига с обратной связью исправленной входной информации. Если до этого времени в регистр 2 сдвига с обратной связью была записана информация без ошибок, то на выходе второго сумматора 3 но модулю два импульсы ошибок будут отсутствовать и счетчик 4 временного интервала будет считать импульсы тактовой частоты. Исправление ошибок в первом сумматоре 1 по модулю два будет происходить до момента времени, пока на промежуточном выходе делителя 11 частоты не появится импульс, который переводит триггер 9 интервала в состояние «установка нуля, при этом элемент И 8 закроется.

Длина пакета ошибок, который может исправить устройство, не может быть больще, чем /С тактов, где К - разряд регистра, с которого снимается обратная связь, т. е. длина пакета ощибок определяется образующим полиномом Хо Xk + Хп, по которому была образована псевдослучайная последовательность.

В случае, если длина пакета превышает /С тактов, то исправления ошибок не происходит, на выходе второго сумматора 3 по модулю два появляется ошибки, сбрасывающий счетчик 4 временного интервала. При этом схема начинает работать сначала. Если в течение Л тактов, где N- емкость счетчика 4 временного интервала, на выходе второго сумматора 3 по модулю два не было ошибок, то на выходе счетчика 4 временного интервала появляется сигнал его заполнения. При этом триггер 10 фазирования переходит в состояние «установка еднницы, в первом сумматоре 1 по модулю два происходит коррекция в:ех ошьоок, поступающих в регистр 2 сдвига с обратной связью. Фаза информации в регистре 2 сдвига с обратной связью будет сохраняться в этом режи.ме даже при перерывах связи. Сигналом с выхода счетчика 4 временного интервала открывается дешифратор 5. При появлении в регистре 2 сдвига с обратной связью комбннапнн, на которую настроен дешифратор 5, на выходе появляется имиульс фазового пуска. Емкость /V счетчика 4 временного интервала, коэффициент деления /Сд делителя 11 частоты и коэффициент деления /(,/ на промежуточном выходе делителя И частоты определяется вероятностями приема н неприема комбинации фазового пуска и вероятностями ложного фазирования. Таким образом, устройство для цикловой синхроннзачии позволяет значительно сократить время вхождевня в синхронизм. Формула изобретения Устройство для цикловой синхронизации, содержащее на информационном входе первый сумматор по модулю два, к дрзгому входу которого подключен выход регистра сдвига с обратной связью н один из входов второго сумматора по модулю два. выход которого через управляемый счетчик временного интервала подключен к одному из входов дешиф|ратора, к другим входам которого подключены выходы соответствующих разрядов регистра сдвига с обратной связью, отличающееся тем, что, с целью сокрацек}:я времени вхождения в синхронизм, в него введены дополнительный сумматор по модулю два, ключ, элемент И, триггер интервала, триггер фазирования и делитель частоты, при этом информационный вход первого сумматора по модулю два через дополнительный сумматор по модулю два подключен к входу perriстра сдвига с обратной связью н к другому входу второго сумматора по модулю два, а выход счетчика временного интервала подключен к единичному входу триггера фазирования, выход которого нодключен к другому входу дополнительного сумматора но модулю два через ключ, другой вход которого соединен с выходом первого сумматора по модулю два и с первым входом элемента И, к другому входу которого подключен выход триггера интервала, а выход элемента И подключен к соответствующим входам триггера интервала и триггера фазирования, к управляющим входам которых подключены соответствующие выходы делнтеля частоты, к входу которого подключеп выход триггера интервала, на вход «установка нуля триггера фазирования, на вход «установка единицы триггера интервала п на соответствующий вход делителя частоты подан сигнал сброса. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР № 454705, кл. Н 04L 7/08, 1973.