Ячейка памяти Советский патент 1982 года по МПК G11C11/40 

Изобретеиие относится к вычислительной технике и .может быть использовано для построения полупроводниковых оперативных запоминающих уст-, ройств с малым потреблением мощности в режиме хранения и записи информации и повышенным быстродействием при записи информации.

Известны запоминающие элементы, выполненные на МОП-транзисторах, содержащие триггер и два элемента, состоящих каждый из проходного транзистора, управляемого по затвору. Парафазные один относительно другого сигналы записи подаются на стоки проходных транзисторов, выполняющих роль ключей в элементах записи. Такие запоминающие элементы могут быть использованы в полупроводниковых запоминающих устройствах при двухкоординатной записи информации| 1.

Такие схемы имеют относительно высокое быстродействие, но управление по стоку требует значительной мощности потребления по шинам записи при записи информации, что вызывает трудности при организации больших массивов памяти из-за необходимости мощных каскадов управления.

Наиболее близким техническим решением к изобретению является ячейка памяти, вьлполненная на МОП-транзисторах, содержащая триггер с перекрестными связями, два элемента записи, соединенные с плечами триггера и выполненные каждый на двух ключах. Каждый ключ выполнен на одном транзисторе с управлением по затвору. Оба эле10мента записи ячейки выполнены симметрично относительно входов триггера. При записи информсщии входными сигналами открывается одновременно один из ключей в каждом элементе записи и

15 дополнительно, в зависимости от входных сигналов открывается второй ключ либо в первом элементе записи, либо во вторсм. Через два последовательно включенных ключа записывается логи20ческий нуль либо в левое, либо в правое плечо триггераС2.

Указанная ячейка памяти с двумя последовательными ключами в элементах записи имеет недостаточно высокое

25 быстродействие, а также требует повышенного напряжения управления ключей. Это объясняется следующими причинами. При подаче сигналов Разрешение записи, один из транзисторов, выпол30няющих роль ключа в элементе записи, открывается и напряжение на его ист ке начинает возрастать, что уменьша ет результирующее напряжение затвор исток и, следовательно, увеличивает проходное сопротивление данного клю ча. Для того, чтобы сопротивление к ча мало изменялось, необходимо гтода рать повышенное напряжение на затворы транзисторов . Кроме того, в да ной схеме в каждом цикле записи вкл чается только один из элементов записи и, следовательно, через него перезаряжаются паразитные емкости только одного плеча триггера, а паразитные емкости другого плеча триг гера перезаряжаются через высокое сопротивление нагрузочного транзистора триггера. Это в свою очередь снижает быстродействие ячейки памяти при записи,. Целью изобретения является повышение быстродействия при записи информации при малой потребляемой мощности. Поставленная цель достигается те что ячейка памяти, выполненная на МОП-транзисторах, содержащая тригге с перекрестными связями и элементы записи, состоящие каждый из двух ключей и подключенные к плечам триг гера, дополнительно содержит инвертор, и третьи .ключи в каждом элементе записи, при этсм первый ключ каж го элемента записи выполнен на пер вом и втором транзисторах с противо положными типами проводимости, объе ненных стоками и истоками и подключенных к плечу триггера, второй клю выполнен на п-канальном третьем транзисторе, а третий - на р-каналь ном четвертом .транзисторе, соединен стоком с общей точкой первого и вто рого ключа, а стоком с источником питания положительной полярности, в ход инвертора.соединен с затворами р-канальных транзисторов первых ключей каждого элемента записи, а вход является одним из входов ячейк памяти. На чертеже изображена схема пред ложенной ячейки памяти. Ячейка памяти содержит триггер 1 две пары последовательно соединенных ключей 2 и 4, инвертора 4, ключи 5 и б . Первый ключ каждой пары выполнен на двух транзисторах 7 , Q и7, 8, а второй - на транзистоpie ,92, третий и четвертый ключи :4лполнены на транзисторах 10 и 11. Триггер 1 ячейки памяти выполнен на транзисторах 12-15, инвертор 4 выполнен на транзисторах 16 и 17, транзисторы 7, 10, 7, 11,, 12, 13, 16 - с р-каналом, транзисторы 8, 9а. 8, Э, 14, 15, 17 - с п-каналом. Запоминающая ячейка работает следующим образом. Если на входах 18 и 19 транзисторов 16И 17 напряжение логической единицы положительной полярности,, а на входе 20 напряжение логического нуля, то открываются транзисторы 8. и 10 и напряжением лог.ического нуля с инвертора 4 открывается транвистор 7 , транзисторы 9 и 11 закрыты. Благодаря выполнению в качестве ключа транзистора 10 с р-каналом и питанием его по истоку обеспечивается низкое сопротивление ключа, а также напряжение на его стоке нарастает во время переходного процесса практически, до величины-i E, что уменьшает сопротивление ключа на двух транзисторах 7 и 8 . Во время переходного процесса при напряжении в точке 21 ниже порогового напряжения транзистора 7 , сопротивление его каг нала высокое, но сопротивление канала транзистора 8 низкое, при напряжении в точке 21 выше порогового напряжения транзистора 7 сопротивление его канала уменьшается, а сопротивление канала транзистора 8 увеличивается. Такое включение обеспечивает низкое сопротивление ключа при низ ких и высоких уровнях напряхсения в точке 21. Указанное включение двух последовательных ключей на транзисторах 10, 7 и 8j| обеспечивает низкое сопротивление этих ключей в течение всего переходного процесса при низком питающем напряжении низких (Напряжениях управления на затворах. ВТО обеспечивает высокое быстродей|ствие при незначительном потреблении мощности как по цепям управления, так и по цепи питания. При указанных напряжениях на входах 18-20 открывается также ключ на транзисторах 0, который работает аналогично ключу на транзисторах 7 и 8 и открывается ключ на транзисторе 9j, сопротивление которого также остается достаточно низким «в течение всего переходного процесс благодаря выполнению его на транзисторе с п-каналом и питаниегл его по стоку. Таким образом, сопротивление ключей на транзисторах 7, Э также остается низким в течение всего переходного процесса, обеспечивая высокое быстродействие при записи. В описанном случае в левое плечо триггера 1 записывается логическая единица, а в правое плечо триггера - логический нуль. Если на входах ячейки 19 и 20 напряжение логической единицы положительной полярности, а на входе 18 напряжение логического нуля, то открына транзисторах 7 , 8, ваются ключи 9 8-2;, 11 и закрываются ключи Ч на транзисторсос 10 и Элементы записи выполнены симметрично относительно входов триггера, поэтому

работа схемы аналогична описанной с той лишь разницей, что логический нуль записывается в левое плечо триггера, а логическая единица - в правое плечо триггера. ; Использование предлагаемых эле|ментов записи отличает ячейку памяти от известной, так как увеличивается быстродействие при записи, при

низкой потребляемой мощности по цепи управления и питания. В результате увеличивается быстродействие

(Обработки информации в вычислительных машинах.

Время записи известных ячеек памяти на МОП-транзисторах с двумя ключами в элементе записи составляет 80-100 НС, в то время как время записи предлагаемой ячейки памяти - 40-50 НС. Если принять, что полный цикл работы блока памяти состоит из времени записи и в.ремени опроса, то выигрьш в машинном времени составит примерно 25% от всего времени работы с памятью.

Формула изобретения

Ячейка памяти, содержащая триггер с перекрестными связями и две пары последовательно соединенных

ключей, отличающаяся тем, что, с целью повышения быстродействия ячейки памяти, в нее введены инвертор и третьи ключи, причем первый ключ каждой пары выполнен на первом и втором транзисторах с противоположньми типами проводимости, второй .ключ каждой пары выполнен на п-канальном третьем транзисторе, а третий - на р-канальном чет0вертом транзисторе, стоки первого и второго транзисторов каждой пары объединены и подключены к соответствующему плечу триггера, сток каждого третьего транзистора соединен со

5 стоком соответствующих четвертого транзистора и объединенными стоками первого и второго транзисторов, затворы третьего и четвертого транзисторов объединены и являются одними из входов ячейки памяти, выход

0 инвертора соединен с затворсм первого транзистора, а вход - с затвором второго транзистора и является другим входом ячейки.

5

Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР , 342222, кл. G 11 С 11/40, 1970.

2. Авторское свидетельство СССР

0 330490, кл. G 11 С 11/40, 1970 (прототип).

ОС

/7

...