Буферное запоминающее устройство Советский патент 1983 года по МПК G11C19/00 

(5) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относится к вычисли Тельной технике и может быть использовано при построении устройств хранения дискретной информации.

Известно буферное запоминающее устройство, содержащее поразрядно соединенные регистры l.

Недостатками этих устройств являются их низкое быстродействие и большие аппаратурные затраты.

Наиболее близким по технической сущности к изобретению является буферное запоминающее устройство, содержащее р основных регистров, р основных триггеров, р элементов ИЛИ первой группы, р - 1 элементов ИЛИ второй группы, элементы И первой группы, р элементов И второй группы, инвертор, первую шину записи, шину тактовых импульсов и шину считывания, причем первая шина записи подключена к едииничному установочному входу первого основного триггера и к входу записи первого основiHoro регистра, входы которого подключены к первым входным шинам yctройства, первые одноименные разрядные шины основных регистров соединены последовательно, а выходные шины р-го основного регистра подключены к выходным шинам устройства через первые входы элементов И первой группы, единичные выходы основных триггеров подключены к первым входам соответствующих элементов ИЛИ первой группы, а нулевые выходы основных триггеров, кроме первого, к первым входам соответствующих элементов ИЛИ второй группы, первые входа нечетных элементов И второй группы подключены к шине тактовых импульсов непосредственно, а первые входы четных элементов И второй группы, через инвертор, выходы первых р - 1 элементов ИЛИ первой группы и выходы элементов ИЛИ второй группы - попарно к вторым и к третьим входам первых р-1 элементов И второй группы, выход

р-го элемента ИЛИ первой группы подключен к второму входу р-го элемента И второй группы, третий вход которого подключен к шине считывания, выходы первых р-1 элементов И второй группы подключены к первым входам записи основных регистров, кроме первого, к вторым входам соответствующих первых р-1 элементов ИЛИ первой группы, квторым входам соответствующих элементов ИЛИ второй группы, а выходы первого и второго элементов И второй группы кроме того подключены соответственно к нулевым установочным входам первого и второго основных триггеров, выход р-го элемен та И второй группы подключен к второму входу р-го элемента ИЛИ первой группы и к вторым входам элементов И первой группы.

1 Устройство обладает высоким быстР1эдействием, простотой управления 1 может эффективно использоваться в вычислительных- комплексах, например для решения задач абсолютного восстановления последовательности сообщений устройством сопряжения в системе обработки данных в реальном времени 12 .

Однако при решении задачи относительного восстановления последовательности сообщений существуют потери времени из-за необходимости обеспечивать синхронизацию относительно реперных точек. Исключить эти временные потери возможно путем применения нескольких известных буферных запоминающих устройств, хсгтя можно бы использовать только один известный буферный накопитель (и тем самым.существенно сократить количество оборудования устройства сопряжения в целом), если бы этот известный буферный накопитель обладал возможностью реверсивной записи и реверсивного продвижения информации.

Таким образом, недостатком известного буферного запоминающего устройства является отсутствие возможности осуществления реверсивной записи и реверсивного продвижения хранимых данных.

Цель изобретения состоит в ргсширении функциональных возможностей устройства за счет возможности реверсивного сдвига информации.

Поставленная цель достигается тем что в буферное запоминающее устройство, содержащее последовательно соединенные регистры, одни выходы каждого из которых подключены к одним входам последующего регистра, одни входы первого регистра являютсй одними информационными входами устройства, одни выходы последнего регистра подключены к одним входам элементов И первой группы, другие входы элементов И первой групппы подключены к выходу соответствующего элемента И второй группы, выходы других элементов И второй группы подключены к управляющим входам соответствующих регистров и к одним из входов соответствующих элементов ИЛИ первой и второй групп, группу триггеров, одни входы которых подключены к другим входам соответствующих элементов ИЛИ первой группы, вторые входы триггеров группы подключены к другим входам соответствующих элементов ИЛИ второй группы, первый вход одного из триггеров группы подключен к управляющему входу первого регистра выходы элементов ИЛИ первой и второй групп подключены к первым и вторым входам соответствующих элементов И второй группы, третьи входы одних элементов И вторюй группы подключены к входу элемента НЕ и являются вторым управляющим входом устройства, третьи входы других элементов И второй группы подключены к выходу элемента НЕ, дополнительно введены группы элементов ИЛИ, группу элементов И, дополнительный триггер и дополнительный регистр, входы которого являются другими информационными входами устройства, выходы дополнительного регистра подключены к другим входам последнего регистра, другие выходы каждого из регистров подключены к другим входам предыдущего регистра, управляющий вход дополнительного регистра подключен к одному входу догюлнительного триггера и является третьим управляющим входом устройства, один выход дополнительного регистра подключен к четвертым входам элементов И второй группы, другие управляющие входы регистров подключены к выходам соответствующих элементов И третьей группы к одним из входов соответствующих элементов ИЛИ третьей, четвертой и пятой групп, другие входы элементов ИЛИ третьей группы подключены к другим выходам соответствую,щих триггеров группы, другие входы элементов.ИЛИ четвертой группы подключены к одним выходам соответст- вующих триггеров группы, другие входы элементов ИЛИ пятой группы подклю чены к выходам соответствующих элементоа И второй групгш, выходы элементов ИЛИ третьей и четвертой групп подключены к первым и вторым входам роответствуюи1их элементов И tpeтьeй группы, третьи входы которых гюдклюЦены к другому выходу дополнительного триггера,четвертые входы одних элементов И третьей группы подключе-т ны к входу элемента НЕ, а четвертые входы других элементов И третьей группы подключены к выходу элемента НЕ, выходы элементов ИЛИ пятой группы подключены к другим входам соответствующих триггеров группы, другой вход дополнительного триггера подклю мен к выходу соответствующего элемен та И третьей группы. На чертеже представлена схема предлагаемого устройства. Устройство содержит группу регист ров 1 в количестве р, р триггеров 2, р элементов ИЛИ 3 первой группы, р-1 элементов ИЛИ 4 второй группы, элементы И 5 первой группы, р элементов И 6 второй группы, р-1 элементов ИЛИ7 третьей группы, р-1 эле ментов ИЛИ 8 четвертой группы, 2р-3 элементов ИЛИ 9 пятой группы, р-1 элементов И 10 третьей Труппы, инвер тор t1, дополнительный регистр 12, дополнительный триггер 13, первые информационные входы Н, вторые информационные входы 15, вход 1б записи, вход 17 записи, вход 18 тактовых импульсов, вход 19 считывания, информационные выходы 20. Устройство работает еледую« м образом. На вход 18 постоянно поступают тактовые импульсы, частота которых не ниже частоты записи информации. Запись информации в буферное запоминающее устройство может производиться через первый регистр 1 (прямая запись) и через дополнительный регистр 12 ({эеверсивная запись). При осуществлении прямой записи на первый вход 16 записи поступает импульс по которому первое слово записываетс с первых входов И в первый регистр 1. Одновременно первый триггер 2 устанавливается в единичное состояние и разрешающий потенциал с его единичного выхода, проходя через первый элемент ИЛИ 3 первой группы, открывает по соответствующему входу первый элемент И б второй группы. По другому входу этот элемент И 6 {открыт потенциалом с выхода первого элемента ИЛИ 4 второй группы. По третьему входу это же элемент И 6 открыт потенциалом с дополнительного триггера 13. Тактовый импульс, постулаюо й на вход 18, воздействует на четвертый вход первого элемента И 6 второй группы, в результате чего информация из первого регистра 1 |%реписывается во второй регистр 1, первый триггер 2 сбрасывается в исходное нулевое сост 3яние, а второй триггер 2 устанавливается в, единичное состояние. По заднему фронту такто- , вого импульса срабатывается второй элемент И 6 второй группы, в результате чего информация из, второго регистра 1 переписывается в третий регистр I, второй триггер 2 сбрасывается в исходное нулевое состояние, а третий триггер 2 устанавливается в единичное состояние. Дальнейшее продвижение информации в прямом направлении из ре.гистра в регистр осуществляется .аналогично. Обратная связь между элементами И 6 и элементами ИЛИ 3, ИШ k предотвращает обрезание импульсов на выходе элементов И 6, обеспечивая надежную перезапись информации из регистра в регистр и установку основных триггеров 2. Через (р-1)/2 тактовых импульсов первое слово окажется в последней, основном регистре 1. Следующее поступившее слово записывается со ответственно в (р-1)-м, (р-2)-м и т.д. регистрах 1. Если последующий регистр i занят, то сигнал с иулевого выхода триггера 2 поступает через одноименный элемент ИЯИ 4 на вход. элемента И 6 предыдущего разряда, блокируя перезапись информации в этот регистр 1. При освобождении последующего регистра 1 происходит обнуление соответствующего триггера 2 и разблокировка элемента И 6, служа4цего для перезаписи из предыдущего регистра 2. По переднему фронту тактового импульса информация переписывается из четного регистра в нечетный, по заднему фронту - из нечетного в четный. Для осуществления реверсивной записи и реверсивного продвижения информации на вход 17 записи поступает импульс, по которому исходное слово записывается с вторых входных шин 15 в дополнительный регистр 12, одновременно дополнительный триггер 13 устанавливается в единичное состояни отключая элементы И 6 второй группы и подключая элементы И 10 третьей группы. Совокупность элементов ИЛИ 7 третьей группы, ИЛИ 8 четвертой группы, И 10 третьей группы обеспечивает продвижение информации в запоминающем устройстве в обратном направлении и их функционирование аналогично функционированию элементо ИЛИ 3, ИЛИ k, И 6„ После перезаписи информации из дополнительного регистра 12 вр-й основной регистр 1 триггер 13 сбрасывается, элементы И 6 вновь подключаются, а элементы И 10 отключаются и устройство возвращается в режим прямого продвижения информации. Элементы И Э лятой группы обеспечивают коммутацию установочных си1- налов триггеров 2 для обоих режимов работы устройства. Съем информации с последнего основного регистра 1 че рез элементы И 5 первой группы на вы ходы 20 осуществляется при наличии потенциала на входе считывания 19 и подаче тактового импульса. Формула изобретения Буферное запоминающее устройство содержащее последовательно соединенные регистры,одни выходы каждого из которых подключены к одним входам по следующего регистра, одни входы первого регистра являются одними информационными входами устройства, одни выходы последнего регистра подключены к одним входам элементов И первой группы, другие входы элементов И пер вой группы подключены к выходу соответствующего элемента И второй группы, выходы других элементов И второй группы подключены к управляющим входам соответствующих регистров и к одним из входов соответствующих элементов ИЛИ первой группы и второй группы, группу триггеров, одни входы которых подключены к другим вхог дам соответствующих элементов ИЛИ первой группы, вторые входы триггеров группы подключены к другим входам соответствующих элементов ИЛИ второй группы, и первый вход одного из триггеров группы подключен к управляющему входу первого регистра, выходы элементов ИЛИ первой и второй групп подключены к первым и вторым входам соответствующих элементов И второй группы, третьи входы одних элементов И второй группы подключены к входу элемента НЕ и являются вторым управляющим входом устройства, третьи входы других элементов И второй группы подключены к выходу элемента НЕ, отличающееся тем, что, с целью расширения функциональных возможностей за счет возможности реверсивного сдвига информации, оно содержит группы элементов ИЛИ, группу элементов И, дополнительный триггер и дополнительный регистр, входы которого являются другими информационными входами устройства, выходы дополнительного регистра подключены к другим входам последнего регистра, другие выходы каждого из регистров подключены к другим входам предыдущего регистра, управляющий вход дополнительного регистра подключен к одному входу дополнительного триггера и является третьим управляющим входом устройства, один выход дополнительного регистра подключен к четвертым входам элементов И второй группы, другие управляющие входы регистров подключены к выходам соответствующих элементов И третьей группы, к одним из входов соответствующих элементов ИЛИ третьей, четвертой и пятой групп, другие входы элементов ИЛИ третьей группы подключены к другим выходам соответствующих триггеров группы, другие входы элементов ИЛИ четвертой группы подключены к одним первым выходам соответствующих триггеров группы, другие входы элементов ИЛИ пятой группы подключены к выходам соответствующих элементов И второй группы, выходы элементов ИЛИ третьей и четвертой групп подключены к первым и вторым входам соответствующих элементов И третьей группы, третьи входы которых подключены к другому выходу дополнительного триггера, четвeptыe входы одних элементов И третьей группы подключены к входу элемента НЕ, а четвертые входы других элементов И третьей группы подключены к выходу элемента НЕ, выходы элементов ИЛИ пятой группы подключены к другим входам соответствующих триггеров группы, другой вход дополнительного триггераподключен к выхо соответствующего элемента И третьей группы.

Источники информации, принятые во внимание при экспертизе

U Авторское свидетельство СССР ff JQ7396, кл. G 11 С 19/00 1Э73.

2. Авторское свидетельство СССР NT 551702, кл. G 11 С 19/00, 1977 /ПРОТОТИП,