Преобразователь постоянного напряжения в многоступенчатое квазисинусоидальное Советский патент 1983 года по МПК H02M7/48 

ным, например, в виде сдвигающего регистра с входами параллельной и последовательной записи, а также за датчиком уровня выходного напряжени причем входы параллельной записи сдвигающего блока поразрядно соедииены с выходами блока управления ключевыми элементами, к его входу последовательной записи подключен в ход задатчика уровня выходного напр жения, а выходы этого блока поразря но соединены со вторыми входами циф рового сумматора-вычитателя. На фиг. 1 представлена функциона ная блок-схема преобразователя; на фиг. 2 - пример реализации блока уп равления; на фиг. 3 - пример выполнения схемы сравнения кодов,- на фиг. 4 - пример реализации цифрового сумматора-вычитателя; на фиг. 5 пример реализации сдвигающего блока Функциональная блок-схема преобр зователя (фиг. 1) содержит блок 1 управления, один из выходов которог связан с управляющими входами инвер торного блока 2, силовой суммирующи блок 3, выход которого соединен с силовым входом инвертора 2, последо вательно соединенные выпрямитель 4 аналого-цифровой блок 5 и цифровой сумматор-вычитатель б, вторые входы которого соединены с выходами сдвигающего блока 7, а выходы - со входами силового суммирующего блока 3, причем вход выпрямителя 4 соединен с выходом инвертора 2, а входы сдви гающего блока 7 - с выходами блока управления. Регулирующим входом слу жит вход последовательной записи. Выход инвертора 2 является выходом преобразователя. На цифровом выходе X блока 1 управления формируется двоичный парал лельный многоразрядный код, в любой момент времени соответствующий величине аппроксимированной синусоиды На цифровом выходе Z сдвигающего ус ройства 7 формируется двоичный парал лельный многоразрядный код, сдвинутый по отношению к коду числа X на число разрядов, равное регулиру рщему воздействию©, что равнозначно делению числа X на 2, где б- целое число, равное 1,2,...,п. Преобразователь работает следующи образом. Квазинусоидальное напряжение с выхода инвертора 2 после выпрямления схемой 4 поступает на вход аналого-цифрового блока 5, где преобразуется в двоичный многоразрядный код у. Код .У соответствует величине реального выходного напряжения. Од.новременно на выходе блока 1 управления формируется двоичный многоразрядный код X, который сдвигающим блоком 7 делится на величину, кратную 2&, т.е. 1,2,4,Ь и т.д. Так, на пример, если , , если &-2, X Z/2 и т.д. Таким образом, на выходе сдвигающего блока 7 формируется код числа, определяющий амплитуду выходного напряжения, причем, величину этого напряжения можно легко изменять в соответствии с законом . Дэйствительно, коды чисел у и Z поступают на входы цифрового сумматоравычитателя б, который реализует опе2Храцию 2Z-Y или | - .У На его выходе формируется код, управляющий ключевыми элементами суммирующего блока. Например, при увеличении питающего напряжения, т.е. при увеличении выходного напряжения, код у превысит .код Z на величину y-Z. Таким образом, для поддержания выходного напряжения неизменным и соответствующим величине Z необходимо из кода Z вычесть y-Z, т.е. Z -(y-Z)2Z-y. При уменьшении выходного напряжения код у будет меньше кода Z на величину Z-y, т.е. для стабилизации необходимо к коду Z прибавить Z-y Z+(Z-y)2Z-y Таким образом, цифровой сумматорвычитатель, реализующий операцию Z+Z-y 2Z-y, будучи установленным в цепи отрицательной обратной связи, обеспечивает стабилизацию выходного напряжения заданного кодом числа Z, а код числа Z под воздействием регулирующего параметра в может изменяться в кратное , т.е., изменяя-0, можно регулировать величину выходного напряжения ступенчато в 2 ®- раз. Для более ясного представления о работе преобразователя целесообразно рассмотреть работу блока 1 управления (фиг. 2). Блок 1 управления осуществляет формирование сигналов управления работой силовых ключей суммирующего блока 3 и инвертора 2 в виде двоичного параллельного многоразрядного кода. Блок управления включает задающий генератор 8, счетчик 9 длительности ступеней , постоянное запоминающее устройство (ПЗУ) 10, реверсивный счетчик 11 управления ключами сумматора, триггер 12 управления реверсивным счетчиком, триггер 13 управления работой инвертора, схему 14 сравнения кодов, а также схемы И, ИЛИ, НЕ, необходиуые ля функционирования блока управления. ПЗУ 10 содержит числа, записанные в двоичном коде, которые соответствуют длительностям ступеней выходого квазисинусоидального напряжения. Работу схемы удобнее рассматриать, начиная с момента времени, когда в счетчиках 9 и 11 записаны нули, а триггер 12 находится в состоянии . При этом на выходе ПЗУ установлен код, выбираемый по адресу О и соответствующий длительности нулевой ступени. С выхода генератора на счетный вход счетчика 9 непрерывно поступают импульсы опорной час тоты. При наборе в счетчике 9 кода 3), соответствующего длительности первой ступени, сигнал с выхода схемы 14 сравнения кодов через открытую схему 15 совпсщения поступает н суммирующий ,вход реверсивного счетчика 11. При этом изменяется его состояние на еди Ницу, Кроме того, обнуляется счетчик 9; Изменение состояния счетчика 11 вызывает изменение информации на выходе ПЗУ, которая теперь соответству ет длительности первой ступени, а также вызывает включение источника U в сумматоре 3. Счетчик 9 длительности ступеней повторно заполняется импульсами генератора 8 до момента, пока не произойдет набор кода, соответствующего длительности первой ступени, поступа ющего с ПЗУ. Аналогичным образом происходит формирование управляющего кода реверсивного счетчика 11 для всех последующих ступеней первой четверти периода, за исключением верхней ступени. В ПЗУ записывается число, соот ветствующее половине длительности верхней ступени. При наборе этого кода в счетчике 9 импульс со схемы 14 сравнения переполняет реверсивный счетчик 11 (его состояние обнуляется Импульс переполнения счетчика 11 с выхода ЧР опрокидывает триггер 12 и задним фронтом через сборку 16 вычитает единицу из счетчика. Таким образом, после формирования первой половины верхней ступени выход cxeNW сравнения оказывается подключенным к вычитающему входу счетчика 11, а: его состояние - Г1Г...Г, т.е. с выхода ПЗУ подается код, соответствую щий длительности половины верхней ступени. При наборе в счетчике 9 кода, со ответствующего половине верхней сту пени, импульс с выхода схемы 14 сра нения поступает на вычитающий вход счетчика 11 и уменьшает его состояние на единицу и т.д. При переходе счетчика 11 через 6 происходит опрокидывание триг геров 12 и 13 и аналогично формируется отрицательная полуволна выходного напряжения. Триггер 13 предназ начен для управления работой ключей инвертора 2. На фиг. 3 представлен вариант и,с полнения схемы сравнения кодов разрядностью М с поразрядным сравнение На фиг. 4 представлен пример схемной реализации цифрового сумматоравычитателя б. Для выполнения операции 2Z-y код Z подается -(в виде сигналов , 22, 2, - фиг 4) на входы,схемы со сдвигом влево на один разряд, что соответствует умножению кода Z на два, а код У поступает на Bxogja сумматоров с инверсией (j , У , УХ У4- фиг. 4), что соответствует вычитанию кода У. При этом на один из входов сумматора младшего разряда необходимо подавать сигнал логической Ч . Сдвигающий блок 7 может быть выполнен либо в виде сдвигаюйГего регистра, на вход параллельной записи которого в параллельном коде поступает управляющий код с выхода счетчика 11 (фиг. 2) и сдвигается на число разрядов, задаваемое сигналом управления 9, подаваемым на сдвигающий вход, либо в любой другой реализации . В этом случае сдвигающий блок включает счетчик 17, аналогичный счетчику 11 (фиг. 2), и такую же схему управления на логических элементах 1821. Входами этой схемы служат, логические входы а,б,в,г соответствующих точек блока управления (фиг. 2).Сдвиг управляющего сигнала на число разрядов соответствующее сигналу управления &, осуществляется за счет деления частоты импульсов сигнала а на линейке триггеров 22. Этот сигнал преобразуется в последовательности импульсов с частотой 2°fa, fa,...2f и через логические схемы совпадения и сборку ИЛИ поступает на управление счетчика 16 в виде а . В зависимости от значения &, которое также может принимать значение 2°, 2.... частота а соответственно уменьшается в f, 2. ... 2 раз. А это равнозначно сдвигу управляющего сигнала на такое же число разрядов. Предлагаемое устройство практически не требует временина преобразование кода управляющего сигнала, в то время как введение сдвигающего регисЗтра требует синхронизирующих им-. пульсов, генератора и время о начале для записи параллельного кода, а затем для его сдвига. Технико-экономический эффект от использования предлагаемого устройства состоит в следующем. Использование новых блоков и связей выгодно отличает предлагаемый преобразователь от известного, так как обеспечивает возможность регулирования выходного напряжения при его повышенном качестве. Дггя ступенчатого изменения выходного напряжения достаточно изменить код величины этого напряжения и практически мгновенно измень ся амплиту .да выходного напряжения. Такое регу лирование играет существенную роль в целом ряде устройств высокоточног малоинерционного регулируемого электропривода. Задание управляющего код в цифровом виде сохраняет высокую точность системы и существенно упрощает ее связь с ЭВМ при работе электропривода в цифровых системах. Введение сдвигающего блока не вносит инерционности в систему автоматического регулирования и не влияет на его структурную устой1ивость. Следует подчеркнуть простоту схемотехнической реализации предлагаемого преобразователя, а также возможность получения любой заданной формы выходного напряжения (включая постоянное) за счетJналичия ПЗУ в блоке управления. При использовании преобразователя для. питания синхронного микродвигателя типа ДСП-25 при регулирова.ии .частоты от.25 Гц до 400 Гц и при наличии четырех суммирующих ключей в суммирующем блоке коэффициент гармоник выходного напряжения поддер живал ;я постоянным в установившемся переходном и пусковом режимах и составлял 2,5%. Указанные преимущества позволяют использовать предлагаемое устройство в прецизионном электроприводе, а ат же в качестве исполните.льных органовАСУ. Формула изобретения Преобразователь постоянного напряжения в многоступенчатое квазисинусоидальное по авт. св. СССР 905962, отличающий ся тем, что, с целью расширения его функциональных возможностей за счет обеспечения регулирования при его повышенном качестве , он снабжен сдвигаимдим блоком, выполненным, например, в виде сдвигающего регистра, свходами параллельной и последовательной записи, а также задатчиком уровня выходного напряжения, причем входы параллельной записи сдвигающего блока поразрядно соединены с выходами блока управления ключевыми элементами, к его входу последовательной записи подключен выход задатчика уровня выходного напряжения, а выходы этого блока поразрядно соединены с входами цифрового сумматора-вычитателя, Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР 905962, кл. Н 02 М 7/48, 1980.

а

л

Шт

ги

2

П

N

Фиг. 5