Преобразователь постоянного напряжения в переменное Советский патент 1982 года по МПК H02M7/48 

чика, а выходами связанный с управляющими входами соответствующих ключевых элементов суммирующего блока, причем в каждую из ячеек суммирующего блока дополнительно введены последовательно соединенные источник напряжения и ключевой элемент, которые подключены параллельно одному из ключевых элементов ячейки, при этом силовые электроды другого ключевого элемента являются выходами ячейки.

На фиг. 1 представлена структурная схема преобразователя; на фиг. 2 - суммирующий блок; на фиг. 3 - блок управления; на фиг. 4 - схема сравнения кодов разрядностью М поразрядным сравнением; на фиг. 5 - дещифратор преобразующий четырехзарядный двоичный код в троичный.

Преобразователь (фиг. 1) содержит блок 1 управления, один из выходов которого связан с управляющими входами инвертора 2 силовой суммирующий блок 3, выход которого соединен с силовым входом инвертора, последовательно соединенные измерительный выпрямитель 4 и аналого-цифровой блок (АЦБ) 5, причем вход выпрямителя подключен к выходу инвертора, цифровой компаратор 6, одним из входов подключенный к выходу АЦБ, а другим - к цифровому выходу блока управления, логические схемы 7 и 8 совпадения, одни из входов которых соединены с выходами цифрового компаратора, а другие входы подключены к выходу генератора 9 импульсов, реверсивный счетчик 10, входами соединенный с выходами схем совпадения, а также дещифратор 11, входами соединенный с выходами реверсивного счетчика 10, а выходами связанный с управляющими входами суммирующего блока 3. Вы ход инвертора 2 является выходом преобразователя.

Блок 1 управления (фиг. 3) включает в себя задающий генератор 12, счетчик длительности ступеней 13, постоянное запоминающее устройство (ПЗУ) 14, реверсивный счетчик 15 управления, триггер 16 управления реверсивным счетчиком триггер 17 управления работой инвертора, схему 18 сравнения кодов, а также схемы И 19 и 20, ИЛИ 21 и НЕ 22 необходимые для функционирования блока управления. ПЗУ 14 содержит числа, записанные в двоичном коде, которые соответствуют длительности. Дещифратор 11 (фиг. 5) содержит декодер 23 и линейный дещифратор на схемах 24 - 27 совпадения.

Суммирующий блок 3 (фиг. 2) выполнен в виде последовательно соединенных по выходу силовых ячеек каждая из которых содержит две последовательно соединенных источника напряжения Uj, и U, , причем U-n и , к точке соединения и выходным зажимом которых подключены ключевые элементы К, , К ,м и Кг/щ - Другие силовые электроды ключевых элементов соединены в общую точку, а силовые электроды ключевого элемента KZM, являются выходами ячейки. При этом Lf, ...Un , 1де DO - щаг квантования.

Преобразователь работает следующим образом.

На цифровом выходе X блока 1 управления формируется двоичный параллельный многоразрядный код, в любой момент времени соответствующий величине заданной аппроксимированной синусоиды. Квазисинусоидальное напряжение с выхода инвертора

0 2 после выпрямления в выпрямителе 4 поступает на вход АЦБ 5, где преобразуется в двоичный многоразрядный код У, соответствующий величине реального выходного напряжения. Управляющие коды X и У поступают на входы цифрового компаратора 6, в котором постоянно происходит сравнение этих кодов и вырабатываются команды и «Х У. Эти команды в виде разрещающих сигналов поступают на один из входов схем 7 и 8 совпадения, в то время как на другие их входы поступают импульсы с выхода генератора 9. Таким образом, импульсы с выхода генератора 9 поступают на суммирующий либо на вычитающий входы реверсивного счетчика 10, на выходе которого формируется двоичный управляющий код, соответствующий увеличению или уменьщению выходного напряжения.

Далее управляющий код поступает на входы дещифратора 11, в котором в каждый

0момент времени осуществляется преобразование двоичного управляющего кода в троичный. Троичный управляющий код с выхода дешифратора 11 поступает на соответствующие управляющие входы суммирующего бло,ка 3.

1Суммирующий блок 3 позволяет преобразовать троичный управляющий код в аналоговое напряжение и при этом включает в себя минимальное число ключевых элементов, так как троичный код является оптид мальным по числу реализующих элементов.

Блок 1 управления (фиг. 3) осуществляет формирование сигналов управления работой силовых ключей суммирующего блока 3 и инвертора 2 в виде двоичного параллельi ного многоразрядного кода.

Когда в счетчиках 13 и 15 записаны нулевые коды, а триггер 16 находится в состоянии «1. При этом на выходе ИВУ 14 устанавливается код, выбираемый по адресу «О и соответствующий длительности нулевой ступени. С выхода генератора на счетный вход счетчика 13 непрерывно поступают импульсы опорной частоты. При наборе в счетнике 13 кода, соответствующей длительности первой ступени, сигнал с выхода

5 схемы 18 сравнения кодов через открытую схему 19 совпадения поступает на суммирующий вход реверсивного счетчика 15. При этом изменяется его состояние на «1. Кроме того, обнуляется счетчик 13. Изменение состояния счетчика 15 вызывает изменение информации на выходе ПЗУ 14, которая теперь соответствует длительности первой ступени, а также вызывает включение источника в сумматоре 3. Счетчик 13 длительности ступеней повторно заполняется импульсами генератора 12 до того момента, пока не произойдет набор кода, соответствующего длительности первой ступени, поступающего с ПЗУ. Аналогичным образом происходит формирование управляющего кода реверсивного счетчика 15 для всех последующих ступеней первой четверти периода за исключением верхней ступени. В ПЗУ записывается число, соответствующее половине длительности верхней ступени.При наборе этого кода в счетчике 13 импульс с схемы 18 сравнения переполняет реверсивный счетчик 15 (его состояние становится 000.0). Импульс переполнения счетчика 15 с выхода -fP опрокидывает триггер 16 и задним фронтом через сборку 21 вычитает единицу из счетчика. Таким образом, после формирования первой половины верхней ступени выход схемы сравнения оказывается подключенным к вычитающему входу счетчика 15, т.е. с выхода ПЗУ подается код, соответствующий длительности половины верхней ступени. При наборе в счетчике 13 кода, соответствующего половине верхней ступени, импульс с выхода схемы 18 сравнения поступает на вычитающий вход счетчика 15, уменьшает его состояние на единицу и т. д. При переходе счетчика 15 через происходит опрокидывание триггеров 16 и 17 и аналогично формируется отрицательная полуволна выходного напряжения. Триггер 17 предназначен для управления работой ключей инвертора 2. Использование новых блоков и связей обеспечивает более высокое качество выходного напряжения при одновременном повышении точности стабилизации. При наличии, например, 6 ячеек, т. е. 12 ключевых элементов, в составе суммирующего блока 1 известное устройство позволяет реализовать 64 уровня выходного напряжения, а предлагаемый преобразователь при наличии 4 ячеек, т. е. тоже 12 ключевых,элементов, позволяет формировать 31 уровень выходного напряжения. Кроме того, щаг квантования выходного напряжения в предлагаемом преобразователе существенно меньще, чем в известном, при равном числе ключевых элементов. Таким образом, изобретение обеспечивает более высокое качество выходного напряжения, повыщенную точность его стабилизации, более качественную стабильность гармонического состава выходного напряжения за счет првыщенной точности стабилизации как в установившемся, так и в динамическом режимах работы. Формула изобретения Преобразователь постоянного напряжения в переменное по авт. св. № 813629, отличающийся тем, что, с целью повышения качества выходного напряжения путем уменьщения его коэффициента нелинейных искажений при повышенной точности стабилизации, в него введен дешифратор, входами соединенный с выходами реверсивного счетчика, а выходами связанный с управляющими входами соответствующих ключевых элементов суммирующего блока, при этом в каждую из ячеек суммирующего блока дополнительно введены последовательно соединенные источник напряжения и ключевой элемент, которые подключены параллельно одному из ключевых элементов ячейки, при этом силовые электроды другого ключевого элемента являются выходом ячейки.

J :::М1

:м

7