ЦИФРОВОЙ ИНТЕГРАТОР Российский патент 1995 года по МПК G06F7/64 

Изобретение относится к технике обработки цифровых данных и может найти применение для суммирования-вычитания с накоплением.

Известен цифровой интегратор, содержащий сумматоры, регистры, счетчики, блок вычисления интеграла и элемент И, включенные между входной и выходной шинами [1].

Недостаток известного цифрового интегратора состоит в значительной сложности его конструкции.

Известен также цифровой интегратор, содержащий n+1 сумматоров (n - разрядность целой части числа) и элемент НЕ [2].

Недостаток подобного цифрового интегратора состоит в значительной погрешности результата интегрирования.

Технический результат, который может быть получен при осуществлении изобретения, выражается в повышении точности результата интегрирования.

Для получения этого технического результата в цифровой интегратор, содержащий n+1 сумматоров (n - разрядность целой части числа) и элемент НЕ, введены три элемента ИЛИ-НЕ и n сумматоров, причем общая шина интегратора соединена с входом первого сумматора, выход переноса i-го сумматора (i = 1, . . . , n-1) соединен с входом переноса (i+1)-го сумматора, выход переноса (n+1)-го сумматора соединен с входом переноса (n+i+1)-го сумматора, выход переноса n-го сумматора соединен с первым входом первого элемента ИЛИ-НЕ и входом переноса (2n+1)-го сумматора, выход переноса которого соединен с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, второй вход которого соединен с выходом первого элемента ИЛИ-НЕ, а выход - с входом переноса (n+1)-го сумматора, первый информационный выход (n+j)-го сумматора соединен с информационным входом j-го сумматора (j = 1,...,n), информационные входы сумматоров с (n+2)-го по 2n-й соединены с информационным входом интегратора, выход j-го разряда которого соединен с вторым информационным выходом (n+j)-го сумматора, вход выбора режима счета интегратора соединен с вторым входом второго элемента ИЛИ-НЕ и через элемент НЕ с вторым входом первого элемента ИЛИ-НЕ, информационные входы (n+1)-го и (2n+1)-го сумматора соединены с входом питания интегратора, выход сброса которого соединен с входами сброса всех 2n+1 сумматоров, прямой и инверсный входы синхронизации которых соединены соответственно с первым и вторым тактовыми входами интегратора.

На фиг. 1 изображен один из возможных вариантов цифрового интегратора; на фиг.2 - один из возможных вариантов его сумматора.

Цифровой интегратор (фиг. 2) содержит первый-восьмой сумматоры 1-8 (количество которых n = 8 представляет собой разрядность целой части числа), а также девятый-шестнадцатый сумматоры 9-16 (количество которых также равно n) и семнадцатый сумматор 17 (в общем случае порядковое число этого сумматора равно 2n+1). Кроме того, цифровой интегратор содержит первый, второй и третий элементы ИЛИ-НЕ 18, 19 и 20 и элемент НЕ 21. Общая шина 22 интегратора соединена с входом переноса первого сумматора 1, а выходы переноса первого-седьмого сумматоров 1-7 соединены с входами переноса соответственно второго-восьмого сумматоров 2-8. Выходы переноса девятого-пятнадцатого сумматоров 9-15 соединены с входами переноса соответственно десятого-шестнадцатого сумматоров 10-16. Выход переноса восьмого сумматора 8 соединен с первым входом первого элемента ИЛИ-НЕ 18 и с входом переноса семнадцатого сумматора 17, выход переноса которого соединен с первым входом второго элемента ИЛИ-НЕ 19. Выход второго элемента ИЛИ-НЕ 19. Выход второго элемента ИЛИ-НЕ 19 соединен с первым входом третьего элемента ИЛИ-НЕ 20, второй вход которого соединен с выходом первого элемента ИЛИ-НЕ 18, а выход - с входом переноса девятого сумматора 9. Первые информационные входы девятого-шестнадцатого сумматоров 9-16 соединены с информационными входами соответственно первого-восьмого сумматоров 1-8. Информационные входы десятого-шестнадцатого сумматоров 10-16 соединены с информационным входом 23 интегратора. Выходы 24 первого-восьмого разрядов интегратора соединены с вторыми информационными выходами соответственно девятого-шестнадцатого сумматоров 9-16. Вход 25 выбора режима счета интегратора соединен с вторым входом второго элемента ИЛИ-НЕ 19 и через элемент НЕ 21 с вторым входом первого элемента ИЛИ-НЕ 18. Информационные входы девятого и семнадцатого сумматоров 9 и 17 соединены с входом 26 питания интегратора. Вход 27 сброса интегратора соединен с входами сброса первого-семнадцатого сумматоров 1-17, у которых прямые входы синхронизации соединены с первым тактовым входом 28 интегратора, а инверсные входы синхронизации - с вторым тактовым входом 29 интегратора.

Сумматор цифрового интегратора (фиг.2) содержит элементы 2И-ИЛИ-НЕ 30 и 31, триггер 32, элемент И-НЕ 33 и сумматор 34 по модулю два. Первый вход элемента 2И-ИЛИ-НЕ 30 совпадает с входом переноса сумматора, соединенным с первым входом элемента И-НЕ 33. Выход элемента И-НЕ 33 подключен к второму и третьему входам элемента 2И-ИЛИ-НЕ 30 и к первому входу элемента 2И-ИЛИ-НЕ 31. Выход элемента 2И-ИЛИ-НЕ 31 совпадает с выходом переноса сумматора, а выход элемента 2И-ИЛИ-НЕ 30 подключен к информационному входу триггера 32, инверсный выход которого совпадает с первым информационным выходом сумматора. Прямой и инверсный входы синхронизации и вход установки нуля триггера 32 совпадают соответственно с прямым и инверсным входами синхронизации и с входом сброса сумматора. Выход сумматора 34 по модулю два подключен к второму входу элемента И-НЕ 33, к четвертому входу элемента 2И-ИЛИ-НЕ 30 и к второму входу элемента 2И-ИЛИ-НЕ 31, третий вход которого совпадает с информационным входом сумматора, соединенным с первым входом сумматора 34 по модулю два. Второй вход сумматора 34 по модулю два подсоединен к прямому выходу триггера 32, совпадающему с вторым информационным выходом сумматора и подключенному к четвертому входу элемента 2И-ИЛИ-НЕ 31.

Работает цифровой интегратор следующим образом.

При подаче уровня логической "1" на вход 27 сброса интегратора первый-семнадцатый сумматоры 1-17 устанавливаются в состояние, при котором на выходах переноса имеется уровень логического "0", на первых информационных входах - уровень логической "1", а на вторых информационных выходах - уровень логического "0". Для упрощения описания работа цифрового интегратора рассматривается при наличии уровня логического "0" на входе 27 сброса интегратора. При этом тактовый сигнал на втором тактовом входе 29 интегратора является инверсным относительно тактового сигнала на первом тактовом входе 28 интегратора.

При подаче уровня логического "0" на информационный вход 23 интегратора на выходе переноса десятого сумматора 10 устанавливается уровень логической "1", а под действием положительного перепада уровня сигнала на первом тактовом входе 28 интегратора на первом информационном выходе десятого сумматора 10 устанавливается уровень логического "0" (на втором информационном входе устанавливается уровень логической "1"). На выходах переноса одиннадцатого-шестнадцатого сумматоров 11-16 остается уровень логического "0", а на их первых информационных выходах - уровень логической "1".

Выходные уровни на выходах 24 первого-восьмого разрядов интегратора образуют восьмиразрядное двоичное число, младший разряд которого определяется состоянием второго информационного выхода девятого сумматора 9, а старший разряд - состоянием второго информационного выхода шестнадцатого сумматора 16. После действия уровня логического "0" на информационном входе 23 интегратора в течение первого тактового импульса на выходах 24 первого-восьмого разрядов интегратора устанавливается двоичное число.

Вторые информационные выходы первого-семнадцатого сумматоров 1-17 образуют двоичное число, разрядность которого равна семнадцати при наличии уровни логического "0" на входе 25 выбора режима счета интегратора и шестнадцати при наличии на нем уровня логической "1". Двоичное число можно рассматривать как состоящее из восьмиразрядной части и девяти- или восьмиразрядной дробной части.

С каждым новым поступлением уровня логического "0" по информационному входу 23 интегратора в моменты положительного перепада сигнала на первом тактовом входе 28 интегратора его содержимое увеличивается на два. При поступлении уровня логической "1" по информационному входу 23 интегратора в моменты положительного перепада сигнала на первом тактовом входе 28 интегратора его содержимое не увеличивается.

В результате соединений первых информационных выходов девятого-шестнадцатого сумматоров 9-16 (сумматоров старшей группы) с информационными входами первого-восьмого сумматоров (сумматоров младшей группы) происходит вычитание из содержимого цифрового интегратора его старшей части, сдвинутой на восемь или девять разрядов при уровне сигнала логической "1" или логического "0" соответственно на входе 25 выбора режима счета интегратора.

Таким образом, увеличение содержимого цифрового интегратора происходит под воздействием поступающего извне по информационному входу 23 уровня логического "0", а его уменьшение - за счет внутренних связей. Изменение содержимого цифрового интегратора происходит в моменты положительных перепадов сигнала на первом тактовом входе 28 интегратора, а сброс содержимого в ноль происходит асинхронно под действием уровня логической "1" на входе 27 сброса интегратора.

Изобретение относится к технике обработки цифровых данных, в частности к цифровым интеграторам, и может найти применение для суммирования-вычитания с накоплением. Технический результат, который может быть получен при осуществлении изобретения, выражается в повышении точности результата интегрирования. Цифровой интегратор содержит 2n + 1 сумматоров, три элемента ИЛИ - НЕ и элемент НЕ. 2 ил.

ЦИФРОВОЙ ИНТЕГРАТОР, содержащий n+1 сумматоров (n - разрядность целой части числа) и элемент НЕ, отличающийся тем, что в него введены три элемента ИЛИ-НЕ и n сумматоров, общая шина интегратора соединена с входом переноса первого сумматора, выход переноса i-го сумматора (i=1,...,n-1) соединен с входом переноса (i+1)-го сумматора, выход переноса (n+i)-го сумматора - с входом переноса (n+i+1)-го сумматора, выход переноса n-го сумматора - с первым входом первого элемента ИЛИ-НЕ и входом переноса (2n+1)-го сумматора, выход переноса которого соединен с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, второй вход которого соединен с выходом первого элемента ИЛИ-НЕ, а выход - с входом переноса (n+1)-го сумматора, первый информационный выход (n+j)-го сумматора соединен с информационным входом j-го сумматора (j=1, ... , n), информационные входы сумматоров с (n+2)-го по 2n-й соединены с информационным входом интегратора, выход j-го разряда которого соединен с вторым информационным выходом (n+j)-го сумматора, вход выбора режима счета интегратора соединен с вторым входом второго элемента ИЛИ-НЕ и через элемент НЕ с вторым входом первого элемента ИЛИ-НЕ, информационные входы (n+1)-го и (2n+1)-го сумматоров соединены с входом питания интегратора, вход сброса которого соединен с входами сброса всех 2n+1 сумматоров, прямой и инверсный входы синхронизации которых соединены соответственно с первым и вторым тактовыми входами интегратора.