УНИВЕРСАЛЬНОЕ УСТРОЙСТВО КОДИРОВАНИЯ СИГНАЛОВ Российский патент 1995 года по МПК H03M9/00 G08B25/10 

Изобретение относится к вычислительной технике и может найти применение в радиолокационных станциях (РЛС) одновременного сопровождения по дальности путем математического стробирования большого количества объектов различной протяженности и в других системах цифровой обработки сигналов с различным целевым назначением.

Любая система цифровой обработки сигналов содержит цифровое вычислительное устройство цифровая вычислительная машина (ЦВМ), микропроцессор или специализированное вычислительное устройство. Сигнал, поступающий на вход вычислительного устройства, должен быть преобразован к виду, пригодному для ввода и обработки ЦВМ.

Известно устройство кодирования видеосигналов (ВС), ГКЗ.052, 331.33 системы автоматической радиолокационной прокладки (САРП) [1]
Недостатком этого устройства является отсутствие возможности преобразования на одном пеленге последовательно поступающих видеосигналов, отраженных от нескольких объектов. В случае применения черезобзорной обработки видеосигналов данное устройство позволяет сопровождать пять объектов на одном пеленге без потери точности определения их параметров.

Наиболее близким к изобретению техническим решением и поэтому принятым за прототип является устройство для преобразования последовательного кода в параллельный, содержащее блок приемных регистров, регистр сдвига, три счетчика импульсов, мультиплексор, дешифратор, четыре элемента ИЛИ-НЕ, триггер и инвертор [2]
Недостатками этого устройства являются ограничение длительности преобразуемых кодов и недостаточная точность кодирования.

Целью изобретения является увеличение количества стробируемых последовательных кодов (сигналов) различной длительности, преобразуемых с большой точностью в параллельные коды за один цикл временной развертки, обеспечение возможности преобразования при минимальном интервале между соседними стробами сопровождения и произвольного доступа к памяти для записи кодов сигналов, расширение области применения устройства за счет возможности выбора максимальной частоты дискретизации, кодирования сигналов, в том числе и большой длительности, с оптимальной частотой дискретизации и чтения кодов сигналов предыдущей временной развертки в процессе текущей.

На фиг. 1 представлена функциональная блок-схема предлагаемого устройства; на фиг. 2 функциональная блок-схема формирователя стробов; на фиг. 3 функциональная блок-схема формирователя управляющих сигналов.

Устройство содержит блок регистров 1, формирователь 2 управляющих сигналов, регистр 3, счетчик 4 импульсов, формирователь 5 стробов, регистр 6 сдвига, делитель 7 частоты, мультиплексор 8, регистр 9 сдвига и регистр 10, адресные входы 11, входы обмена 12 и информационный вход 13 устройства, первый 14 третий 16 входы управления, тактовый вход 17.

Формирователь 5 стробов содержит триггеры 18-20, счетчик 21 адреса, регистр 22, дешифратор 23, мультиплексор 24, элементы 2 ИЛИ 25-27, элементы 2И-НЕ 28-30, n-входовой элемент ИЛИ-НЕ 31, n-входовой элемент И 32, блок элементов 2И 33.

Формирователь 2 управляющих сигналов содержит блок 34 сравнения, дешифратор 35, элемент 2ИЛИ 36, элемент 2И 37.

Составные части блок-схемы предлагаемого устройства могут быть реализованы в зависимости от максимальной частоты дискретизации сигнала на микросхемах 1801ИР1 и микросхемах серии 530, 533, 1533.

Устройство работает под управлением ЦВМ следующим образом.

Синхронизация обмена информацией между ЦВМ и устройством производится по сигналу на входе 14, положительный уровень которого соответствует прямому ходу временной развертки, а положительный перепад совпадает с ее началом.

Перед очередным циклом временной развертки производится установка устройства в исходное состояние. По низкому уровню сигнала на входе 14 и по отрицательному сигналу на входе 16 в зависимости от кода на адресных входах 11 по входам обмена 12 производится запись исходной информации: в регистр 3 кодов ожидаемого временного положения информационных сигналов, находящихся на одной временной развертке; в регистр 6 кодов номеров стробов и частот дискретизации информационных сигналов; в счетчик 4 импульсов кода ожидаемого временного положения ближайшего на данной развертке информационного сигнала, поступающего из ячейки регистра 3.

С началом временной развертки положительный уровень сигнала на входе 14 устройства разрешает работу делителя 7 частоты. Счетчик 4 импульсов, разрядность которого зависит от максимальной длительности временного положения стробируемого информационного сигнала, начинает счет временных интервалов. Информационный сигнал, поступающий на вход установки в "единицу" младшего (старшего) разряда регистра 9, дискретизируется с частотой следования импульсов, поступающих на его тактовый вход с первого выхода мультиплексора 8, в соответствии с кодом на его адресных входах.

По окончании счета временных интервалов на третий вход формирователя 5 стробов поступает сигнал запуска и в момент, совпадающий с положительным перепадом импульса счета на первом выходе формирователя 5 стробов устанавливается строб, разрешающий прохождение импульсов соответствующей частоты дискретизации со второго выхода мультиплексора 8 на второй вход формирователя 5.

По положительному перепаду импульсов на управляющем входе в регистр 10 записываются: код адреса соответствующей ячейки регистра 1, состоящий из старших разрядов, соответствующих коду номера строба, поступающего с соответствующих выходов регистра 6, и младших n разрядов, поступающих с соответствующих выходов формирователя 5 стробов; K разрядный код информации регистра 9. Через каждые К тактов частоты дискретизации адрес ячейки увеличивается на "единицу" и по сигналу на втором выходе формирователя 5 стробов из регистра 10 во второй порт регистр 1 по адресу, хранящемуся на время цикла записи в регистре 10, переписывается К-разрядный код информационного сигнала.

Цикл записи повторяется до тех пор, пока К ˙2ⁿ-разрядный код информационного сигнала не будет записан в регистр 1.

Перед окончанием строба по импульсу, поступающему с четвертого выхода формирователя 5 стробов через формирователь 2 управляющих сигналов на второй вход счетчика 4 импульсов, производится параллельная запись кода ожидаемого временного положения следующего информационного сигнала.

В момент прекращения строба по импульсу, поступающему с третьего выхода формирователя 5 стробов на второй вход регистра 6, производится выбор кодов номера строба и частота дискретизации очередного информационного сигнала.

При поступлении на третий вход формирователя 5 стробов очередного сигнала запуска цикл работы устройства повторяется.

Таким образом, в течение прямого хода в регистр 1 производится запись 2^m кодов информационных сигналов текущей временной развертки.

Длительность строба сопровождения
t · 2^n+q а длительность строба сопровождения информационного сигнала большой длительности
t_дл= · 2^m+n+q где F тактовая частота;
2m количество стробов сопровождения на одной временной развертке, m 0, 1.

2ⁿ количество ячеек памяти для записи стробируемого информационного сигнала, n 0, 1.

K количество разрядов в ячейке памяти, K 1, 2,
2^q коэффициент, зависящий от частоты дискретизации, q 0, 1
Чтение из первого порта регистра 1 кодов информационного сигнала предыдущей временной развертки осуществляется по отрицательному сигналу на входе 15 и соответствующем коде на адресных входах 11.

Изобретение относится к вычислительной технике и может найти применение в радиолокационных станциях одновременного сопровождения по дальности путем математического стробирования больщого количества объектов различной протяженности и в других системах цифровой обработки сигналов с различным целевым назначением. техническим результатом является увеличение количества последовательных кодов (сигналов), преобразуемых в математических стробах фиксированной разрядности в параллельные коды за один цикл временной развертки, и точности кодирования за счет возможности преобразования сигналов при минимальном интервале между соседними стробами, преобразования сигналов большой длительности, произвольного доступа к памяти для записи кодов сигналов, многократного увеличения количества и максимальной длительности сигналов при наращивании устройства, расширения области применения устройства за счет возможности выбора максимальной частоты дискретизации, кодирования большого количества сигналов различной длительности с оптимальной частотой дискретизации и чтения кодов сигналов предыдущей временной развертки в процессе текущей. для этого в устройство введены формирователь управляющих сигналов для выработки управляющих сигналов обмена с цифровой вычислительной машиной (ЦВМ), блок регистров памяти для записи хранения и выдачи 2^m кодов ожидаемой дальности объектов, находящихся на одном пеленге, устройство выбора для записи, хранения и выдачи кодов номера строба и частоты дискретизации видеосигналов (ВС) и формирователь стробов для адресации памяти и управления записью кодов ВС в двухадресное оперативное запоминающее устройство, размещаемое в адресном поле ЦВМ. 2 з.п. ф - лы, 3 ил.

1. УНИВЕРСАЛЬНОЕ УСТРОЙСТВО КОДИРОВАНИЯ СИГНАЛОВ, содержащее первый блок регистров, первый управляющий вход которого является первым управляющим входом устройства, первый регистр сдвига, счетчик и мультиплексор, отличающееся тем, что в него введены делитель частоты, второй блок регистров, формирователь стробов, второй регистр сдвига, регистр и формирователь управляющих сигналов, информационные входы которого объединены с соответствующими первыми адресными входами первого и второго блоков регистров и являются адресной шиной устройства, вторым и третьим управляющими входами которого являются первый и второй управляющие входы формирователя управляющих сигналов, третий управляющий вход которого соединен с первым выходом формирователя стробов, а первый, второй и третий выходы соединены соответственно с входом разрешения загрузки счетчика, вторым управляющим входом первого блока регистров и управляющим входом второго блока регистров, вторые адресные входы которого соединены с соответствующими выходами первой группы выходов формирователя стробов, а информационные входы объединены с соответствующими информационными входами первого регистра сдвига и совместно с выходами первого блока регистров являются шиной обмена устройства, тактовой шиной которого является тактовый вход делителя частоты, вход разрешения предустановки которого объединен с первым управляющим входом первого блока регистров и объединен с входом сдвига первого регистра сдвига, первый управляющий вход которого соединен с четвертым выходом формирователя управляющих сигналов, второй управляющий вход с вторым выходом формирователя стробов, первая группа выходов с соответствующими входами первых информационных входов регистра, а вторая группа выходов с соответствующими адресными входами мультиплексора и соответствующими входами группы входов формирователя стробов, первый вход которого объединен с управляющим входом регистра, счетным входом счетчика и подключен к первому выходу делителя частоты, выходы с второго по пятый которого соединены с соответствующими информационными входами мультиплексора, первый выход которого соединен с тактовым входом второго регистра сдвига, а второй выход с вторым входом формирователя стробов, третий вход которого соединен с выходом заема счетчика, входы предустановки которого соединены с соответствующими выходами второго блока регистров, при этом четвертый вход формирователя стробов объединен с первым управляющим входом первого блока регистров, вторые адресные и информационные входы которого соединены с соответствующими выходами первой и второй групп выходов регистра соответственно, вторые и третьи информационные входы регистра соединены с соответствующими выходами соответственно второго регистра сдвига и второй группы выходов формирователя стробов, третий выход которого соединен с третьим управляющим входом первого блока регистров, а четвертый выход с первым стробирующим входом мультиплексора, второй стробирующий вход которого является шиной нулевого потенциала, причем информационный вход второго регистра сдвига является информационным входом устройства. 2. Устройство по п.1, отличающееся тем, что формирователь стробов выполнен на трех триггерах, (K 1)-разрядном регистре сдвига, дешифраторе, мультиплексоре, трех элементах ИЛИ, трех элементах И НЕ, элементе ИЛИ НЕ, элементе И, блоке элементов И, счетчике адреса, выходы с первого по n-й которого являются первой группой выходов формирователя и соединены с соответствующими входами элемента И, выход которого соединен с первым входом первого элемента И НЕ, второй вход которого объединен с D-входами первого и второго триггеров и подключен к прямому K-му выходу регистра сдвига, инверсный K-й выход которого соединен с входом разрешения счета счетчика адреса, второй управляющий вход которого объединен с R-входами второго и третьего триггеров, R-входом (K 1)-разрядного регистра сдвига, S-входом первого триггера, первыми входами блока элементов И и является четвертым входом формирователя, первым входом которого являются C-входы второго и третьего триггеров, инверсный выход первого из которых соединен с первым входом первого элемента ИЛИ, второй вход которого объединен с первым входом второго элемента И НЕ и является первым входом формирователя, а выход является третьим выходом формирователя, вторым выходом которого является выход второго элемента И НЕ, второй вход которого соединен с выходом третьего элемента И НЕ, первый вход которого соединен с выходом второго элемента И НЕ, а второй вход объединен с первым входом второго элемента ИЛИ и подключен к выходу первого элемента И - НЕ, при этом второй вход второго элемента ИЛИ является третьим входом формирователя и объединен с J-входом третьего триггера, K-вход которого соединен с выходом второго элемента ИЛИ, а инверсный выход является четвертым выходом формирователя, первым выходом которого является выход третьего элемента ИЛИ, первый вход которого соединен с выходом мультиплексора, а второй вход с выходом элемента ИЛИ НЕ, входы с первого по m-й которого объединены с соответствующими вторыми входами блока элементов И и соединены с (n + 1)-го по (n + m)-й выходами счетчика адреса соответственно, входы предустановки счетчика адреса, кроме (n + 1)-го, являются шиной нулевого потенциала, а (n + 1)-й вход является шиной единичного потенциала, причем счетный вход счетчика адреса объединен с C-входами (K 1)-разрядного регистра сдвига и первого триггера и является вторым входом формирователя, группой входов которого являются адресные входы мультиплексора, информационные входы которого соединены с соответствующими выходами дешифратора, адресные входы с первого по n-й которого соединены с соответствующими выходами счетчика адреса, а стробирующие входы соединены последовательно с K · 2ⁿ 8 по K · 2ⁿ 1 выходами (K 1)-разрядного регистра сдвига, при этом прямой выход первого триггера соединен с информационным входом (K - 1)-разрядного регистра сдвига, а выходы блока элементов И являются второй группой выходов формирователя. 3. Устройство по п.1, отличающееся тем, что формирователь управляющих сигналов выполнен на блоке сравнения, дешифраторе, элементе ИЛИ, элементе И, выход которого является первым выходом формирователя, первый вход третьим управляющим входом формирователя, а второй вход соединен с первым выходом дешифратора, второй и третий выходы которого являются соответственно четвертым и третьим выходами формирователя, вторым выходом которого является выход элемента ИЛИ, первый вход которого является первым управляющим входом формирователя, а второй вход объединен с первым стробирующим входом дешифратора и подключен к выходу блока сравнения, первые информационные входы которого объединены с соответствующими информационными входами дешифратора и являются информационными входами формирователя, вторым управляющим входом которого является второй стробирующий вход дешифратора, при этом первый и второй управляющие входы блока сравнения объединены с младшими разрядами вторых информационных входов блока сравнения и являются шиной нулевого потенциала, а старшие разряды вторых информационных входов блока сравнения объединены с его третьим управляющим входом и являются шиной соответствующего потенциала.