Цифровой генератор трехфазных гармонических колебаний Советский патент 1988 года по МПК H03B27/00 

со ел

Изобретение относится к радиотехнике и связи, измерительной техни- ке и может быть использовано при испытаниях и наладке систем различного назначения.

Цель изобретения - уменьшение нелинейных искажений выходных гармонических колебаний.

На чертеже представлена структур- ная электрическая схема цифрового генератора трехфазных гармонических колебаний.

Цифровой генератор трахфазных гармонических колебаний содержит опорный генератор 1, делитель 2 частоты, первый счетчик 3, первый дешифратор 4, первый 5 и второй 6 мультиплексоры, блок 7 постоянного запоминания, второй счетчик 8, блок 9 установки кода амплитуд, делитель 10 кодов, цифроана логовый преобразователь 11, блок 12 выборки-хранения, блок 13 оперативного запоминания, регистр 14 адреса, уп равляемь1й делитель 15 частоты, второй дешифратор 16, преобразователь 17 код первый 18 и второй 19 инверторы, первый и второй элементы И 20 и 21, блок 22 установки сдвигов фаз, первый 23 и второй 24 триггеры, элемент ИЛИ 25.

Цифровой генератор работает следующим образом.

Опорный генератор 1 формирует последовательность тактовых импульсов, которая с выхода делителя 2 поступает на счетный вход первого счетчика 3, на вход разрешения записи регистра 14, второй вход преобразователя 17 кода, а также на установочный вход управляемого делителя 15. Через второй инвертор 19 тактовые импульсы поступают на вход разрешения записи блока 13, первый вход второго дешифратора. 16 и первый управляющий вход управляющего делителя 15. Коды с выходов блока 13 оперативного запоминания через первый мультиплексор 5 поступают на третий и четвертый входы

преобразователя 17 кода, на выходах которого формируются коды для установки первого 23 и второго 24 триггеров, а также на установочный вход второго счетчика 8.

Второй дешифратор 16 дешифрирует разрядные выходы второго счетчика 8 и при наличии всех логических единиц формирует сигнал, изменяющий направление счета второго счетчика 8 с пря

мого на обратное, при этом на выходе регистра 14 формируется код обращения к блоку 7. За время одного рабочего цикла получают шесть значений напряжений в результате поступления кодов с вькода делителя 10 на вход цифро- аналогового преобразователя 11, подключенного к входу блока 12. Управление блоком 12 и блоком 9 осуществляется сигналом с выхода дешифратора 4. Соответствующие сдвиги фаз устанавливаются блоком 22, подключенным к информационным входам первого 5 и рого 6 мультиплексоров, к которым подключен также управляемый делитель 15, осуществляющий управление уста новкой сдвигов Фаз, причем импульсы строби рования на стробирующий вход второго мультиплексора 6 поступают через инвертор 18. Последовательность импульсов с выхода элемента ИЛИ 25, поступающая на третий вход второго дешифратора 16, определяет момент смены знака на первом выходе второго дешифратора 16, тем самым определяя момент формирования начальной точки, соответствующей началу периодов формируемых трехфазных гармонических колебаний,

Такое формирование адресов и взаимосвязь блока 13 оперативного запоминания и регистра 14 с блоком 7 позволяет за время одного рабочего цикла сформировать две группы по три значения, напряжений с соотвётству- фазовым сдвигом гармонических сигналов, что.также позволяет умень шить нелинейные искажения выходных гармонических сигналов.

Формула изобретения

Цифровой генератор трехфазных гармонических колебаний, содержащий последовательно соединенные опорный генератор, делитель частоты, первый счетчик, первый дешифратор, блок установки кода амплитуды, делитель кодов, цифроаналоговый преобразователь и блок выборки-хранения , второй счет чик, блок постоянного запоминания, выход которого соединен с информационным входом делителя кодов, первый мультиплексор, последовательно соедЬ- ненные блок установки сдвигов фаз и втьрой мультиплексор, причем управляющий вход блока выборки-хранения соединен с выходом первого дешифратора, отличающийся тем, что, с целью уменьшения нелинейных

искажений выходных гармонических колебаний, введены последовательна соединенные блок оперативного запоминания и регистр адреса, выход которого соединен с входом блока постоянного запоминания, элемент ИЖ, первый и второй элементы И, первый и второй инверторы, второй дешифратор, преобюответственно с первым и BTOpi.ir-i гы- ходами элемента ИЛИ, второй информя- ционный вход блока оперативного : лпоминания соединен с прямым выходом первого триггера и вторым входом второго элемента И, выход которого соединен с вторым счетным входом второго счетчика, .установочный вход управ

Изобретение относится к радиог технике и связи, измерительной технике им.б. использовано при испытаниях и наладке систем различного назначения. Цель изобретения - уменьшение нелинейных искажений выходных гармонических колебаний. Для достижения цели в уст-во введены блок 13 оперативного запоминания, регистр 14 адреса, управляемый делитель 15 частоты, два дешифратора 4 и 16, преобразователь 17 кода, два инвертора 18 и 19, два элемента И 20 и 21, два триггера 23 и 24, элемент ИЛИ 25. Формирование адресов и взаимосвязь блока 13 оперативного запоминания и регистра 14 адреса с блоком 7 позволяет за время одного рабочего цикла сформировать две группы по три значения напряжений с соответствующим фазовым сдвигом гармонических сигналов, что позволяет уменьшить нелинейные искажения выходных гармонических сигна- лов. 1 ил., (Л

разователь кода, управляемый делитель IQ ляемого делителя частоты соединен

частоты, первый и второй триггеры, причем выход второго инвертора, выход второго счетчика, выход элемента ИЛИ, прямой выход первого триггера, прямой выход второго триггера соединены с соответствующими входами вто рого дешифратора, инверсный выход второго триггера соединен с его информационным входом, первый, второй и третий выходы второго дешифратора соединены соответственно с входом разрешения управляемого делителя частоты, с первым входом преобразователя кода и с входом синхронизации первого триггера, инверсный выход первого триггера соединен с его информационным входом, входом синхронизации второго триггера и первым входом первого элемента И, выход которого соединен

с первым счетным входом второго счет- зо вход разрешения записи блока оператив чика, выход делителя частоты соеди- ного запоминания соединен с выходом ней с входом разрешения записи ре- второго инвертора, информационные вы- гистра адреса, вторым входом первого ходы блока оперативного запоминания элемента И, первым входом второго злесоединены с соответствующими входами первой группы адресных входов первого мультиплексора, адресные выходы блока установки сдвигов фаз соединены с соответствующими входами второй группы адресных входов первого мультиплексора, первые выходы первого и второго мультиплексоров объединены и соединены с третьим входом преобразователя кода, вторые выходы первого, второго мультиплексоров объединены и соединены с четвертым входом преобразователя кодов, третьи выходы первого и вто- р ого мультиплексоров объединены и соединены с установочным входом второго счетчика, а выход знакового разряда регистра адреса соединен со знаковым входом цифроаналогового преобразователя .

мента И, синхронизирующим входом второго счетчика, входом второго инвертора и вторым входом преобразователя кода, первый и второй выходы которого соединены соответственно с первым и вторым установочными входами первого триггера, а третий и четвертый выходы преобразователя кода соединены соответственно с первым и вторым установочным входами второго триггера, прямой выход которого соединен с входом знакового разряда регистра адреса и первым информационным входом блoka оперативного запоминания, адресные входы которого соединены с соответствующими разрядными выходами первого счетчика, первый и второй разрядные выходы которого также соединены

с вторым входом преобразователя кода, первый управляющий вход управляемого делителя частоты соединен с выходом второго инвертора, второй управляющий вход управляемого делителя частоты соединен с третьим разрядным выходом первот о счетчика, первый и второй разрядные выходы управляемого делителя частоты соединены с первым

и вторьм адресными входами первого мультип-пексора, третий разрядньш выход управляемого делителя частоты соединен со стробирующим входом первого мультиплексора и с входом первого инвертора, выход которого соединен со стробирующим входом второго мультиплексора, третий информационный вход блока оперативного запоминания соединен с выходом второго счетчика.

вход разрешения записи блока оператив ного запоминания соединен с выходом второго инвертора, информационные вы- ходы блока оперативного запоминания

соединены с соответствующими входами первой группы адресных входов первого мультиплексора, адресные выходы блока установки сдвигов фаз соединены с соответствующими входами второй группы адресных входов первого мультиплексора, первые выходы первого и второго мультиплексоров объединены и соединены с третьим входом преобразователя кода, вторые выходы первого, второго мультиплексоров объединены и соединены с четвертым входом преобразователя кодов, третьи выходы первого и вто- ого мультиплексоров объединены и соеинены с установочным входом второго счетчика, а выход знакового разряда егистра адреса соединен со знаковым входом цифроаналогового преобразователя .