ПРОЦЕССОР БЫСТРОГО ПРЕОБРАЗОВАНИЯ СИГНАЛОВ ПО УОЛШУ С УПОРЯДОЧЕНИЕМ ПО АДАМАРУ Российский патент 1997 года по МПК G06F17/14 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для спектрального и корреляционного анализа случайных процессов, для цифровой фильтрации, сжатия информации в технике, связи.

Технический результат заключается в повышении производительности процессора быстрого преобразования сигналов по Уолшу с упорядочением по Адамару за счет распараллеливания входного потока данных путем построения схемы процессора как вычислительной системы, полученной на основе регулярной гомоморфной свертки с коэффициентом граф-схемы реализуемого алгоритма.

Суть гомоморфной свертки заключается в объединении вершин граф-схемы алгоритма. При этом сохраняются дуги графа, инциндентные хотя бы одной объединяемой вершине, кратные дуги объединяются в одну, дуги инциндентные обеим объединяемым вершинам опускаются. Коэффициент свертки определяет число вершин графа в каждом ярусе ярусно-параллельной формы, в которой представлена граф-схема алгоритма. Регулярная свертка характеризуется тем, что закон, по которому она производится, постоянен и не зависит от номера яруса параллельной формы. При таком объединении вычислительный блок, соответствующий объединенным вершинам, выполняет все операции, им соответствующие.

На фиг. 1 приведена структура процессора, на фиг. 2 функциональная схема блока регистров, на фиг. 3 функциональная схема блока управления, на фиг. 4 функциональная схема модуля запуска, на фиг. 5 функциональная схема процессорного элемента первого типа, на фиг. 6, 7 функциональные схемы процессорных элементов второго типа, на фиг. 8 функциональная схема процессорного элемента третьего типа, на фиг. 9, 10, 11, 12 временные диаграммы, иллюстрирующие работу процессора, на фиг. 13 граф-схема реализуемого алгоритма.

Процессор (фиг. 1) содержит блок 1 регистров, блок 2 управления, группу первых 3.i (i 1,2, ) вторых 4.i.j и третьих 5.k.j n log₂N, где N длина выборки отсчетов cигналов) процессорных элементов, информационный 6 вход, тактовый 7 вход, управляющий 8 вход, группу 9.m (m=1.8) выходов блока 1 регистров, первый 10.1, второй 10.2, третий 13.1, четвертый 14.1, шестой 12.2, седьмой 13.3, восьмой 12.3, девятый 14.1, десятый 11.1, одиннадцатый 11.2, двенадцатый 14.2.(n+8)-ой 14.(n-3), (n+9)-й 15.1.(2n+10) 15. (n-4) выходы блока управления, группу первых 16.i.j и вторых 17.i.j выходов j-тых процессорных элементов i-тых каскадов, первый и второй каскады составляют процессорные элементы первого типа, третий и четвертый каскады состоят из процессорных элементов второго типа, каскады с пятого по n-тый из третьих процессорных элементов.

Блок 1 регистров (фиг. 2) содержит группу из восьми регистров 18.1.18.8.

Блок управления (фиг. 3) содержит счетчик 19, первый 20 и второй 21 элементы И, JCK триггер 22, группу 23.i.1.23.i.3 модулей запуска, группу 24.1.24.3 триггеров, первую 25.1.25.3 и вторую 26.1.26.3 группы элементов И, группу 27.k(k+1) разрядных счетчиков.

Каждый модуль 23 запуска (фиг. 4) содержит первый 32, второй 33, третий 34, элементы И, первый 35 и второй 36 триггеры.

Каждый процессорный элемент первого типа (фиг. 5) содержит первый 37, второй 38, третий 39 и четвертый 40 регистры, первый 41 и второй 42 коммутаторы, сумматор-вычитатель 43.

Каждый процессорный элемент второго типа (на фиг. 6 приведен пример элемента для третьего, на фиг. 7 элемент четвертого каскада) содержит группу 44.1, 44.2 регистров, регистр 45, сумматор-вычитатель 46.

Каждый процессорный элемент третьего типа (фиг. 8) содержит первый 47, второй 48, третий 49 и четвертый элементы И, первый 51 и второй 52 элементы ИЛИ, первую 53.(2^k+1+1), вторую 54.2^k+1 группу регистров, регистр 55, третью 56.2^k+1 группу регистров, сумматор-вычитатель 57.

Блок 1 регистров предназначен для приема восьми отсчетов входного сигнала и формирования из них входного массива для последующей обработки на процессорных элементах первого каскада. В исходном состоянии все регистры обнулены (цепи установки исходного состояния условно не показаны). Поступающий на вход 6 процессора отсчет входного сигнала по заднему фронту импульса со входа 7 заносится в первый 18.1 регистр блока. По тактовому импульсу этот отсчет перезаписывается во второй 18.2 регистр, а в первый заносится следующий отсчет. Таким образом, каждые восемь тактов в блоке регистров накапливается массив из восьми отсчетов обрабатываемого сигнала.

Блок 2 управления служит для формирования последовательностей сигналов, управляющих работой процессорных элементов. Модуль 23.i. служит для формирования сигналов разрешающих (запрещающих) работу i-го cегмента блока управления. Модуль функционирует следующим образом. В исходном состоянии первый 35 триггер находится в единичном состоянии, а второй 36 триггер в нулевом. На четвертом входе модуля присутствует единичный сигнал. После того, как на этом входе сигнал поменяет значение, деблокируется элемент И33. Первый импульс, поступивший на третий вход модуля, переведет по переднему фронту первый триггер 35 в нулевое состояние, а по заднему фронту триггер 36 в единичное. Единичный сигнал с прямого выхода триггера 36 деблокирует элемент И34 и на его выход поступит последовательность импульсов со второго входа модуля.

Появление на четвертом входе модуля единичного сигнала свидетельствует о начале режима блокировки. Этот сигнал деблокирует элемент И32. Первый импульс, поступивший с первого входа модуля, и прошедший через элемент И32 переведет в исходное единичное состояние первый 35 триггер. Единичный сигнал на прямом выходе первого 35 триггера переведет второй 36 триггер в нулевое состояние. Далее работа модуля при смене значения сигнала на его четвертом входе повторяется, как описано выше.

Временные диаграммы, иллюстрирующие работу блока управления в целом, приведены на фиг. 9, 10. В исходном состоянии на входе 8 процессора присутствует единичный сигнал, счетчик 19, триггер 22, группа триггеров 24.1.24.3. группа 27.1.27.(n-4) счетчиков находятся в нулевом состоянии. (Цепи установки исходного состояния условно не показаны). Блок управления представляет собой конвейерную систему, содержащую n сегментов и может функционировать в четырех режимах: режиме ожидания, режиме запуска, основном режиме, режиме останова (возвращения в исходное состояние режим ожидания). В режим запуска блок управления переходит после появления на входе 8 нулевого сигнала. При этом на выходе 28 элемента И21 появляется нулевой сигнал, который по инверсному входу разрешает работу счетчика 19 в режиме счета и деблокирует элемент И20. На выходе 31 элемента И20 появляется последовательность импульсов. Каждый импульс этой последовательности формируется в тот момент времени, когда счетчик 19 находится в исходном нулевом состоянии. В исходное состояние счетчик 19 будет переходить по заднему фронту каждого восьмого импульса, поступившего на его счетный вход. Первый импульс с выхода 31 элемента И20 переводит модуль 23.1 запуска в рабочее состояние. На его втором выходе появляется нулевой сигнал. Последовательность импульсов со второго входа модуля поступает на его вход 29.1. По заднему фронту каждого импульса этой последовательности триггер 24.1 переходит в состояние, противоположное тому, в котором он находился. На выходах элементов И25.1 и 26.1 в соответствии с состоянием триггера 24.1 формируются последовательности импульсов. Первый импульс с выхода элемента И25.1 переводит в рабочее состояние модуль 23.2 запуска второго сегмента конвейера. Первый импульс с выхода элемента И 25.2 второго сегмента конвейера переводит в рабочее состояние модуль 23.3 запуска третьего сегмента. Второй и третий сегменты конвейера функционируют аналогично первому. Первый импульс с выхода элемента И25.3 переводит модуль 23.4 запуска четвертой ступени конвейера в рабочее состояние и на его первом 29.4 выходе появляется последовательность импульсов. Перевод модуля 23. i запуска в рабочее состояние осуществляется по первому импульсу последовательности с выхода 29.(i-1) соответствующего модуля 23 (i-1) запуска. Таким образом, режим запуска длится (n-1) такт. На n-том такте функционируют все сегменты конвейера.

Сегменты блока управления с пятого по n-тый функционируют одинаково. Счетчик i-го сегмента работает в режиме деления на 2^i-3. Импульс на выходе (2^i-3-1) состояния появляется на тот момент, когда счетчик находится в этом состоянии. Блок управления функционирует в основном режиме до тех пор, пока на его управляющем входе 8 не появится нулевой сигнал. С этого момента начинается режим возвращения в исходное состояние.

По заднему фронту импульса с выхода 31 элемента И20 триггер 22 переводится в единичное состояние и сигналом со своего прямого выхода разрешает блокировку модуля 23.1 запуска по импульсу с выхода элемента И26.1. Единичный сигнал с выхода 30.i модуля 23.i запуска блокирует по соответствующему импульсу модуль 23.2 запуска. Далее процесс происходит аналогично, пока не будет заблокирован последний модуль 23.n запуска. При этом на выходе 28 элемента И21 появится единичный сигнал, который запрещает работу счетчика 19 и переводит его в исходное состояние, блокирует элемент И20 и обнуляет триггер 22. В режиме ожидания блок управления будет находиться до тех пор, пока на его управляющем входе 8 не изменится значение сигнала. После этого блок будет функционировать по вышеописанному алгоритму.

Процессорные элементы первого, второго, третьего типов служат для выполнения базовых операций реализуемого алгоритма быстрого преобразования сигналов по Уолшу с упорядочением по Адамару над соответствующими парами отсчетов.

Все процессорные элементы первого типа функционируют одинаково. По заднему фронту импульса в первый 37 и третий 39 регистры заносятся отсчеты сигнала соответственно с первого и третьего информационного входов. По заднему фронту импульса со второго управляющего входа отсчеты со второго и четвертого информационных входов заносятся соответственно во второй 38 и четвертый 40 регистры. Сигналы с третьего управляющего входа позволяют осуществлять выбор отсчетов, поступающих на входы сумматора-вычитателя 43 посредством первого 41 и второго 42 коммутаторов. По нулевому управляющему сигналу на первый и второй входы сумматора-вычитателя поступают отсчеты, записанные соответственно в первом 37 и втором 38, по единичному в третьем 39 и четвертом 40 регистрах. Сумматор-вычитатель 43 реализует по своему первому и второму выходам соответствующие операции:
C A + B, D A B,
где А отсчет, поступивший на его первый вход; В отсчет со второго входа; С и D результаты базовой операции, сформированные на первом и втором выходах сумматора-вычитателя.

Процессорные элементы второго типа функционируют одинаково. По заднему фронту импульса с управляющего входа в регистры 44.1 и 45 заносятся отсчеты сигнала соответственно с первого и второго информационных входов, а отсчет, находившийся в регистре 44.1, перезаписывается в регистр 44.2. По заднему фронту очередного импульса процессорный элемент продолжит функционировать по описанному алгоритму.

Процессорные элементы третьего типа функционируют одинаково. Первые 2^n-3 отсчетов сигнала с первого и второго информационного входов при разрешающем нулевом сигнале на первом управляющем входе процессорного элемента, по задним фронтам тактовых импульсов со второго управляющего входа заносятся соответственно в 2^n-3 первых 53.i и вторых 54.i регистров. Очередные 2^n-3 тактов отсчеты со второго информационного входа по единичному управляющему сигналу с первого управляющего входа заносятся в регистры 56.i третьей группы. Отсчеты сигнала с первого входа последовательно заносятся в регистр 55. Отсчет из регистра 53.i записывается в регистр 53.i+1, отсчет из регистра 54.i заносится в регистр 54.i+1. Отсчет из регистра 54.2^n-3 заносится в регистр 53.1, при этом регистры 54.i обнуляются. Таким образом, в каждом i-том такте этого цикла на первом входе сумматора-вычитателя 57 формируются отсчеты, находившиеся к началу цикла в регистре 53.(2^n-3-i+1), а на втором входе отсчеты, заносимые в регистр 55. К концу цикла отсчеты из регистров 54.i второй группы оказываются перезаписанными в соответствующих регистрах 53. i первой группы, а вторая группа регистров обнуляется. Очередные 2^n-3 такта с первого и второго информационных входов заполняют соответственно первую 53. i и вторую 54.i группы регистров, отсчет из регистра 56.i заносится в регистр 56.i+1, отсчет из регистра 56.2^n-3 заносится в регистр 55, при этом регистр 56.i обнуляется. Таким образом, в i-том такте этого цикла на первом входе сумматора-вычитателя 57 формируется отсчет, находившийся к началу цикла в регистре 53.(2^n-3 i+1) третьей группы. К концу цикла регистры первой и второй групп оказываются заполненными отсчетами, поступившими соответственно на первые и вторые входы процессорного элемента, а третья группа регистров будет обнулена. Далее процессорный элемент будет функционировать по описанному выше алгоритму.

Временные диаграммы, иллюстрирующие процесс функционирования процессора на примере реализации 32- точечного преобразования, приведены на фиг. 11, 12. Процессор имеет четыре режима работы: ожидания, втягивания, основной, выхода (возвращения в режим ожидания). В исходном состоянии (режим ожидания) на управляющем входе 8 процессора присутствует единичный сигнал, на выходах 10.1 и 10.2 блока управления присутствуют единичные сигналы, на информационный вход 6 процессора последовательность входных отсчетов не поступает. В таком режиме процессор будет находиться до тех пор, пока на управляющем входе 8 значение сигнала не изменится на противоположное. После этого процессор переходит в режим втягивания.

При появлении на входе 8 нулевого сигнала на информационный вход 6 процессора начинает поступать последовательность отсчетов преобразуемого сигнала. В течении первого такта работы в блоке регистров накапливается группа из восьми отсчетов. По заднему фронту первого тактового импульса с выхода 12.1 блока управления отсчеты сформированной группы считываются в регистры первого 3.1.1 и второго 3.1.2 процессорных элементов первого каскада. Далее эти процессорные элементы реализуют операции 1.1 и 1.3 cоответственно, а в блоке регистров формируется очередная группа из восьми отсчетов. По очередному тактовому импульсу с выхода 13.1 блока управления сформированная группа отсчетов заносится регистры процессорных элементов 3.1.3 и 3.1.4. По импульсу с выхода 12.2 блокам управления в первые и третьи регистры процессорных элементов 3.3.1 и 3.2.2 заносятся результаты выполнения базовых операций 1.1 и 1.3. В очередном такте процессорные элементы 3.1.1, 3.1.2, 3.1.3, 3.1.4 реализуют следующие базовые операции: 1.2, 1.4, 1.5, 1.7 cоответственно. В блоке регистров формируется очередная группа отсчетов. По импульсу с выхода 13.2 во вторые и четвертые регистры процессорных элементов 3.2.1 и 3.2.2 второго каскада заносятся результаты выполнения базовых операций соответствующих 3.1.1 и 3.1.2 процессорных элементов первого яруса. По импульсу с выхода 13.2 блока управления в первые и третьи регистры процессорных элементов 3.2.3 и 3.2.4 заносятся результаты выполнения базовых операций, соответствующих 3.1.3 и 3.1.4 процессорных элементов первого каскада. Таким образом, к концу этого такта работы оказываются сформированными условия для функционирования первого 3.2.1 и второго 3.2.2 процессорных элементов второго каскада. В очередном такте функционируют процессорные элементы 3.1.1, 3.1.2, 3.1.3, 3.1.4, 3.2.1, 3.2.2, которые реализуют следующие базовые операции: 1.9, 1.11, 1.6, 1.8, 2.1, 2.3 соответственно.

Результаты выполнения базовых операций в процессорных элементах 3.2.1, 3.2.2 по импульсу с выхода 12.3 заносятся в первые и вторые регистры процессорных элементов 4.1.1 и 4.1.2 третьего каскада, а во вторые и четвертые регистры процессорных элементов 3.2. 3.2.4 по импульсу с выхода 12.2 блока 2 управления заносятся результаты базовых операций, реализованных процессорными элементами 3.1.3, 3.1.4 cоответственно. В очередном такте в работу втягиваются процессорные элементы 4.1.1 и 4.1.2 третьего каскада. В этом также функционируют следующие процессорные элементы: 3.1.1, 3.1.2, 3.1.3, 3.1.4, 3.2.1, 3.2.2, 3.2.3, 3.2.4, 4.1.1, 4.1.2, которые реализуют следующие базовые операции: 1.10, 1.12, 1.13, 1.15, 2.2, 2.4, 2.5, 2.7, 3.1, 3.3 соответственно. Результаты выполнения базовых операций 3.1 и 3.3 заносятся по импульсу с выхода 14 блока управления в первые регистры групп регистров процессорных элементов 4.2.1, 4.2.3, 4.2.2, 4.2.4 соответственно. В очередном такте работы процессора в работу втягиваются процессорные элементы 4.1.3 и 4.1.4 третьего каскада. В конце этого такта по импульсу в выхода 14.1 в первые регистры групп регистров процессорных элементов четвертого каскада заносятся значения результатов выполнения базовых операций 3.2 и 3.4, а во вторые регистры 45.1, j (j 1,4) этих процессорных элементов заносятся результаты выполнения базовых операций 3.5 и 3.7. Информация, которая хранилась в первых 44.2.1.j регистрах групп регистров процессорных элементов 4.2.j перепишется в регистры 44.2.2.j. Таким образом, в следующем такте появляется возможность для функционирования этих процессорных элементов четвертого каскада. В течение этого такта процессорные элементы 3.1.1 и 3.1.2 реализуют базовые операции 1.1 и 1.2 соответственно очередной 32- точечной выборки. В очередном такте функционируют процессорные элементы первого, второго, третьего и четвертого каскадов. Результаты выполнения базовых операций 4.1 и 4.3, 4.5, 4.7 заносятся по импульсу с входа 14.2 в первые регистры 53.1 и 54.1 первой и второй групп соответствующих процессорных элементов пятого каскада. Результаты базовых операций 4.2, 4.4, 4.6, 4.8, реализуемых в очередном такте, регистрируются аналогичным образом, а результаты базовых операций предыдущего такта перезаписываются во вторые регистры групп 53.2 и 54.2. Результаты базовых операций 4.9, 4.11, 4.13, 4.15 очередного такта заносятся в первые 6.1 регистры третьей группы регистров и регистры 55 соответствующих процессорных элементов пятого каскада. В регистрах первой и второй групп происходит сдвижка информации; таким образом, в регистрах 53.3 первых групп и регистрах 5 всех процессорных элементов пятого каскада оказываются записаны преобразуемые отсчеты, следовательно, в следующем также процессорные элементы пятого каскада могут приступить к работе. В очередных тактах группы первых и вторых регистров этих элементов функционируют в режиме стека, а в регистр 55 отсчеты записываются из группы третьих регистров. Далее процессорные элементы пятого каскада функционируют, как описано выше. После того, как начинают функционировать процессорные элементы (n-го) каскада, процессор работает в основном режиме. Возвращение процессора в исходное состояние осуществляется по мере прекращения формирования управляющих сигналов на соответствующих выходах блока управления по вышеописанному алгоритму.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для спектрального и корреляционного анализа случайных процессов, для цифровой фильтрации, сжатия информации в технике связи. Задачей, решаемой изобретением, является повышение производительности процессора быстрого преобразования сигналов по Уолшу с упорядочением по Адамару за счет распараллеливания входного потока данных путем построения схемы процессора как вычислительной системы на основе регулярной гомоморфной свертки граф-схемы реализуемого алгоритма с коэффициентом Новым в процессоре быстрого преобразования сигналов по Уолшу с упорядочением по Адамару является введение блока регистров и групп процессорных элементов первого, второго и третьего типов. 2 з.п. ф-лы, 13 ил.

1. Процессор быстрого преобразования сигналов по Уолшу с упорядочением по Адамару, содержащий блок управления, n каскадов процессорных элементов (где n log₂N -длина выборки отсчетов сигналов) каждый процессорный элемент i-го каскада (где i 3, 4 n) содержит сумматор-вычитатель и регистр, выход которого соединен с первым информационным входом сумматора-вычитателя, каждый процессорный элемент первого и второго каскадов содержит первый регистр, первый коммутатор и сумматор-вычитатель, первый информационный вход которого соединен с выходом первого коммутатора, тактовый вход процессора соединен с тактовым входом блока управления, отличающийся тем, что процессор содержит блок регистров и процессорные элементы трех типов, причем первый и второй каскады процессорных элементов образуют процессорные элементы первого типа, процессорные элементы третьего и четвертого каскадов образуют процессорные элементы второго типа, процессорные элементы с пятого по n-й каскадов образуют процессорные элементы третьего типа, при этом в каждый процессорный элемент первого типа введены с второго по четвертый регистры и второй коммутатор, выход которого соединен с вторым информационным входом сумматора-вычитателя, причем первый, второй, третий и четвертый информационные входы каждого процессорного элемента первого типа соединены с информационными входами соответствующих регистров, первый управляющий вход каждого процессорного элемента первого типа соединен с синхровходами первого и третьего регистров, а второй управляющий вход с синхровходами второго и четвертого регистров соответственно, третий управляющий вход с первыми инверсными и вторыми прямыми управляющими входами первого и второго коммутаторов, выходы первого и третьего регистров соединены соответственно с первым и вторым информационными входами второго коммутатора, выход второго коммутатора соединен с вторым информационным входом сумматора-вычитателя, первый и второй выходы которого являются соответственно первым и вторым выходами процессорного элемента первого типа, в каждый процессорный элемент второго типа введена группа из двух регистров, причем первый информационный вход процессорного элемента второго типа соединен с информационным входом первого регистра группы, второй информационный вход процессорного элемента второго типа соединен с синхровходами регистров группы регистров и регистра, выход первого регистра группы соединен с информационным входом второго регистра группы, выход которого соединен с вторым входом сумматора-вычитателя, первый и второй выходы сумматора-вычитателя являются соответственно первым и вторым выходами процессорного элемента второго типа, каждый процессорный элемент третьего типа содержит первую из l регистров, вторую из регистров и третью из m регистров группы регистров каждая, первый, второй, третий и четвертый элементы И, первый и второй элементы ИЛИ, причем первый информационный вход процессорного элемента третьего типа соединен с первыми входами первого и второго элементов И, второй информационный вход процессорного элемента третьего типа соединен с первыми входами третьего и четвертого элементов И, первый управляющий вход процессорного элемента третьего типа соединен с инверсными вторыми входами первого и третьего и прямыми входами второго и четвертого элементов И соответственно, второй управляющий вход процессорного элемента третьего типа соединен с синхровходами всех регистров первой, второй, третьей групп и регистра, выходы первого и второго элементов И соединены с первыми входами первого и второго элементов ИЛИ соответственно, выход третьего элемента И соединен с информационным входом первого регистра второй группы, выход четвертого элемента И соединен с информационным входом первого регистра третьей группы регистров, выход первого элемента ИЛИ соединен с информационным входом первого регистра первой группы регистров, выход второго элемента ИЛИ соединен с информационным входом регистра, выход r-го регистра первой группы соединен с информационным входом (r + 1)-го регистра этой же группы, выход p-го регистра второй группы соединен с информационным входом (p + 1)-го регистра этой же группы регистров, выход (2^n - 3)-го регистра второй группы регистров соединен с вторым входом первого элемента ИЛИ, выход p-го регистра третьей группы соединен с информационным входом (p + 1)-го регистра этой же группы регистров, выход (2^n - 3)-го регистра третьей группы регистров соединен с вторым входом второго элемента ИЛИ, выход (2^n - 3 + 1)-го регистра первой группы регистров соединен с первым входом сумматора-вычитателя, первый и второй выходы сумматора-вычитателя являются соответственно первым и вторым выходами каждого процессорного элемента третьего типа, информационный вход процессора соединен с информационным входом блока регистров, тактовый вход процессора соединен с синхровходами блока регистров, управляющий вход процессора соединен с управляющим входом блока управления, первый, второй, третий и четвертый выходы блока регистров соединены соответственно с первым, вторым, третьим и четвертым информационными входами первого и третьего процессорных элементов первого типа первого каскада, пятый, шестой, седьмой и восьмой выходы блока регистров соединены соответственно с первыми, вторыми, третьими и четвертыми информационными входами второго и четвертого процессорных элементов первого типа первого каскада, первый и второй выходы блока управления соединены с третьими управляющими входами третьих и четвертых процессорных элементов первого и второго каскадов соответственно, третий и четвертый выходы блока управления соединены с первым и вторым управляющими входами соответственно первого, второго и третьего, четвертого процессорных элементов первого каскада, пятый и шестой выходы блока управления соединены соответственно с первым и вторым управляющими входами первого и второго и вторым, первым управляющими входами третьего, четвертого процессорных элементов второго каскада, седьмой и восьмой выходы блока управления соединены с управляющими входами первого, второго и третьего, четвертого процессорных элементов второго каскада, седьмой и восьмой выходы блока управления соединены с управляющими входами первого, второго и третьего, четвертого процессорных элементов соответственно третьего каскада, девятый выход блока управления соединен с управляющими входами всех процессорных элементов четвертого каскада, десятый и одиннадцатый выходы блока управления соединены с третьими управляющими входами первого и второго процессорных элементов первого и второго каскадов соответственно, s- и q-й выходы блока управления (где соединены соответственно с вторым и первым управляющими входами процессорного элемента s, f (f 1,4) (f + 4)-го каскада, первый 1.f и второй 1.f выходы процессорного элемента 1.f первого каскада соединены соответственно с первым, вторым и третьим, четвертым информационными входами соответствующего 1. f процессорного элемента второго каскада, первый и второй выходы процессорных элементов 2.(2t 1) и 2.2t (t 1, 2) второго каскада соединены соответственно с первыми и вторыми информационными входами процессорных элементов 1.(2t 1) и 1.2t третьего каскада, первый и второй выходы процессорного элемента 1.t третьего каскада соединены соответственно с первыми информационными входами процессорных элементов 2.t и 2. (t + 2) четвертого каскада, первый и второй выходы процессорного элемента 1. d (d 3, 4) третьего каскада соединены с вторыми информационными входами процессорного элемента 1.d пятого каскада, первый и второй выходы процессорного элемента (q + 4)-го каскада соединены с одноименными информационными входами (q + 1)-го процессорного элемента (q + 5)-го каскада, выходы процессорного элемента (n - 4) • d n-го каскада являются информационными выходами процессора. 2. Процессор по п. 1, отличающийся тем, что блок регистров содержит группу из восьми регистров, причем информационный вход блока соединен с информационным входом первого регистра, синхровход блока соединен с синхровходами всех регистров, выход i регистра соединен с информационным входом регистра (i + 1) и соответствующим i выходом блока регистров, выход восьмого регистра соединен с восьмым выходом блока регистров. 3. Процессор по п. 1, отличающийся тем, что блок управления содержит счетчик, первый и второй элементы И, JCK-триггер, группу из n модулей запуска, группу из триггеров, первую и вторую группы из элементов И, группу из К К + 1 разрядных счетчиков, причем синхровход блока соединен со счетным входом счетчика и первым входом первого элемента И, управляющий вход блока соединен с первым входом второго элемента И и J-входом JCK-триггера, первый, второй и третий выходы счетчика соединены соответственно со вторым, третьим и четвертым инверсными входами первого элемента И, выход которого соединен со вторым и третьим входами первого модуля запуска, синхровходом JCK-триггера и вторыми входами модулей запуска, первый j-й выход j-го модуля запуска соединен с J-, C- и K-входами соответствующего j-го триггера группы и первыми входами соответствующих j-х элементов И первой и второй групп элементов И, первый выход четвертого модуля запуска соединен с первым входом этого же модуля, третьим входом пятого модуля запуска и девятым выходом блока, первый выход соответствующего (l + 4)-го модуля соединен со счетным входом соответствующего l-го счетчика группы, третьим входом (l + 5)-го модуля запуска и соответствующим s-выходом блока первый выход модуля n запуска соединен со счетным входом (n 4)-го счетчика и соответствующим (n + 8)-го выходом блока, второй выход (i 1)-м модуля запуска соединен с i-м входом второго элемента И и четвертым входом i-го модуля запуска, второй выход i-го модуля запуска соединен с n-м входом второго элемента И, выход которого соединен с инверсным управляющим входом счетчика, инверсным пятым входом первого элемента И, входами установки исходного состояния счетчика и JCK-триггера, прямой выход которого соединен с четвертым входом первого модуля запуска, прямой и инверсный выходы j-го JCK-триггера группы соединены с вторыми входами j-х элементов И соответственно второй и первых групп, прямой и инверсный выходы первого и второго JCK-триггеров группы соединены с соответствующими десятым, первым, одиннадцатым и вторым выходами блока, выход j-го элемента И второй группы соединен с первым входом j-го модуля запуска и соответствующим (2j + 2)-м выходом блока, выход i-го элемента И первой группы соединен с третьим входом (j + 1)-го модуля запуска и соответствующим (2j + 1)-м выходом блока, (2^k + 1 1)-й выход состояния К-го счетчика группы соединен с первым входом (К + 4)-го модуля запуска, выход (g + 1) разряда g-го счетчика группы соединен с соответствующим q-м выходом блока.