УСТРОЙСТВО ОБРАБОТКИ ИНФОРМАЦИИ Российский патент 1997 года по МПК G06F15/00 

Изобретение относится к вычислительной технике и может быть использовано в параллельных многопроцессорных машинах и системах.

Известно устройство обработки информации, содержащее микропроцессор TMS 320c30, блок оперативной памяти [1]
Недостатком устройства является его невысокая производительность.

Наиболее близким по технической сущности к предлагаемому является устройство обработки информации, содержащее микропроцессор TMS320c30, первый и второй блоки оперативной памяти, регистр адреса, регистр данных и регистр адреса общей шины, задающий генератор, причем первый информационный выход микропроцессора соединен с информационным входом регистра данных общей шины и с информационным выходом первого блока оперативной памяти [2]
Недостатком данного устройства является невысокая производительность вследствие уменьшения пространства микропроцессора в связи с тем, что часть разрядов его первой, основной адресной шины используется для управления режимами работы устройства и, в частности, общей шины памяти.

Целью изобретения является обеспечение максимальной производительности устройства практически без уменьшения адресного пространства.

Поставленная цель достигается тем, что устройство обработки информации, содержащее микропроцессор, первый и второй блоки оперативной памяти, регистр адреса, регистр данных и регистр адреса общей шины, задающий генератор, причем первой информационный выход микропроцессора соединен с информационным входом регистра данных общей шины и с информационным выходом первого блока оперативной памяти, вход записи которого подключен к первому выходу записи микропроцессора, первый адресный выход которого подключен к информационным входам регистра адреса общей шины и регистра адреса, информационный выход и вход загрузки которого соединены соответственно с адресным входом первого блока оперативной памяти и с выходом первого строба данных микропроцессора, вторые информационный, адресный, записи и строба данных выходы которых подключены соответственно к информационному, адресному, записи и выбора кристалла входам второго блока оперативной памяти, причем выход задающего генератора соединен с тактовым входом микропроцессора и является тактовым выходом устройства, а выходы регистра данных и регистра адреса общей шины являются соответственно информационным и адресным выходами устройства, содержит блок управления и буферный регистр адреса, информационный выход которого соединен с первым адресным выходом микропроцессора и информационными входами регистра адреса и регистра адреса общей шины, а информационный вход буферного регистра адреса подключен к второму информационному выходу микропроцессора, к информационному входу второго блока оперативной памяти и к первому входу блока управления, второй вход которого соединен с вторым адресным выходом микропроцессора и с адресным входом второго блока оперативной памяти, а первый выход блока управления соединен с входом готовности данных микропроцессора, выход третьего строба данных которого подключен к третьему входу блока управления, второй и третий выходы которого соединены соответственно с входом разрешения выдачи и синхровходом буферного регистра с входом разрешения выдачи и синхровходом буферного регистра адреса, четвертый выход блока управления подключен к входу сброса микропроцессора и является входным сигналом сброса устройства, с пятого по седьмой выходы блока управления соединены соответственно с первым выходом записи микропроцессора и входом записи первого блока оперативной памяти, с входами загрузки и входного переноса регистра адреса, а с восьмого по десятый выходы блока управления соединены с входами разрешения приема соответственно регистра данных и регистра адреса общей шины, а также с входом удержания микропроцессора, выход подтверждения удержания которого подключен к четвертому входу блока управления, пятый вход которого соединен с выходом переноса регистра адреса, причем с одиннадцатого по шестнадцатый выходы блока управления: управляющего слова, сбросов, готовности к работе, готовности данных, готовности адреса, готовности выхода являются соответствующими выходами устройства, при этом выходы готовности данных и адреса подключены к входам разрешения выдачи соответственно регистра данных и регистра адреса общей шины, а с шестого по одиннадцатый входы блока управления являются соответствующими входами устройства: номера устройства, готовности к работе, готовности данных, готовности адреса, занятости общей шины и готовности входа, причем вход занятости общей шины соединен с входом флага микропроцессора, первый синхровыход которого подключен к первому синхровходу регистра данных общей шины и к первому синхровходу блока управления, второй синхровход которого соединен с вторым синхровыходом микропроцессора, с синхровходом регистра адреса, а также с вторым синхровходом регистра данных и с первым и вторым синхровходами регистра адреса общей шины.

Увеличение производительности в предлагаемом устройстве по сравнению с прототипом [2] достигается введением блока управления, буферного регистра адреса и оригинальных связей между блоками. В результате обеспечивается управление режимами работы устройства не от первой (главной) адресной шины микропроцессора, а от его второй (расширенной) шины адреса и второй (расширенной) информационной шины. Использование вышеуказанных шин позволяет работать не только практически с максимальным адресным пространством микропроцессора, но и увеличить его, используя разряды этих шин также и для базирования адреса общей шины. При этом команда управления режимами выполняется за один цикл работы микропроцессора, т.е. за время выполнения команды микропроцессора при обращении к расширенной шине.

В устройстве [1] например, обмен информацией микропроцессора через первую информационную шину реализован только с разделенной, глобальной памятью (нет первого блока оперативной памяти), что приводит к уменьшению, по сравнению с предлагаемым, производительности устройства.

На фиг. 1 изображена блочно-функциональная схема предлагаемого устройства; на фиг. 2 внешний интерфейс микропроцессора TMS 320c30; на фиг. 3 блочно-функциональная схема блока управления устройства; на фиг. 4-6 - функциональные схемы узлов блока управления устройства соответственно: схемы доступа к общей шине, схемы сбросов и формирователя команды общей шины; на фиг. 7 временная диаграмма, иллюстрирующая начало передачи блока информации между двумя устройствами обработки информации.

Устройство обработки информации (фиг. 1) содержит регистр 1 данных общей шины, первый блок 2 оперативной памяти, регистр 3 адреса, регистр 4 адреса общей шины, микропроцессор 5, блок 6 управления, буферный регистр 7 адреса, второй блок 8 оперативной памяти, задающий генератор 9, первые выходы 10, 11, 12 микропроцессора соответственно информационный, записи и адресный, информационный выход 13 и вход 14 загрузки регистра адреса, вторые выходы 15, 16, 17, 18 микропроцессора соответственно информационный, адресный, записи и строба данных, вход 19 готовности данных и выход 20 третьего строба данных микропроцессора, вход 21 разрешения выдачи и сихровход 22 буферного регистра адреса, вход 23 входного переноса регистра адреса, входы 24 и 25 разрешения приема регистров соответственно информации и адреса общей шины, вход 26 и выход 27 соответственно удержания и подтверждения удержания микропроцессора, выход 28 выходного переноса регистра адреса, первый и второй синхровыходы 29 и 30 микропроцессора, выходы 31, 32 и 33 устройства соответственно тактовый, информационный и адресный, вход 34 сброса устройства, выходы 35 40 устройства соответственно управляющего слова, сбросов, готовности к работе, готовности данных, готовности адреса и готовности выхода, а также входы 41 46 устройства соответственно номера устройства, готовности к работе, готовности данных, готовности адреса, занятости общей шины и готовности входа.

Микропроцессор (фиг. 2) TMS320c30 ф. Texas Instruments имеет два внешних параллельных интерфейса: primary bus (основная шина) и expansion bus (расширенная шина). При этом основная шина содержит: 32-разрядную шину DATA (данных), 24-разрядную шину ADDRESS (адреса), выход STRB (строб данных), выход R/-W (чтения/записи), вход HOLD (удержания) и выход HOLDA (подтверждения удержания). Расширенная шина содержит: 32-разрядную шину DATA, 13-разрядную шину ADDRESS, выход -MSTRB (строб данных памяти), выход R/W, вход -XRDY (готовности данных), выход -10STRB (строб данных вода/вывода). Микропроцессор содержит также два выхода опорных синхросигналов H1 и H3, входы "флага" xFO, опорного синхросигнала CLK и сброса процессора RES.

Блочно-функциональная схема (фиг. 3) блока управления устройства содержит схему 47 управления, схему 48 доступа к общей шине, схему 49 сбросов, формирователь 50 команды общей шины, выход 51 триггера занятости общей шины, выход 52 триггера устройства-хозяина общей шины, выход 53 сброса общей шины, выход 54 обращения к общей шине, выход 55 конца передачи, выход 56 записи вектора сбросов, выход 57 готовности устройства-приемника.

На фиг. 4 6 приведены функциональные схемы соответственно схемы доступа к общей шине, схема сбросов и формирователя команды общей шины.

На фиг. 7, поясняющей работу устройства, обозначено:
сигнал 58 синхросигнал на выходе 29 микропроцессора,
сигнал 59 синхросигнал на выходе 30 микропроцессора,
сигнал 60 адресный сигнал на выходе 13 регистра адреса,
сигнал 61 признак чтения на входе 11 чтения/записи первого блока оперативной памяти устройства-передатчика,
сигнал 62 признак готовности данных на выходе 38 устройства-передатчика (на входе 43 устройства-приемника),
сигнал 63 признак записи на входе 11 чтения/записи первого блока оперативной памяти устройства-приемника.

Блоки 1, 3 7 (фиг. 1) выполнены, например, на ТТЛ-элементах Шоттки серии SN74AS фирмы Texas Instruments (TI) и программируемых логических матрицах PLD85C 220/224 фирмы Jntel. При этом регистры 1 и 4 данных и адреса общей шины реализованы на элементах 74AS 652, регистр 3 адреса на элементах 74AS 161B, микропроцессор 5 на микропроцессоре TM 320c30 фирмы TI, блок 6 управления на элементах ф.TI:SN 74AS02 (2И-НЕ), SN 74AS 04 (НЕ), SN 74AS 08 (2И), восьмиразрядном регистре с блокировкой выхода 74AS 374A, мультиплексоре 74AS 151, компараторе 74S 85, J-K-триггере SN 74AS 109, а также на матрицах PLD 85C224 ф. Jntel. Буферный регистр 7 адреса (фиг. 1) реализован на регистре 74AS 374A, а первый и второй блоки 2 и 8 оперативной памяти реализованы на микросхемах памяти фирмы Samsung соответственно KM611001 (IM x 1 бит, КМОП, статическая) и KM68B65A (8K x 8 бит, КМОП, статическая).

Принято, что величина сигнала +3,5 В на входе/выходе микросхемы соответствует логической единице ("1"), +0,3 В логическому нулю ("0"), а +1,3 В высокоимпедансному, третьему состоянию.

Блок 6 управления устройства обработки информации (фиг. 1) обеспечивает обмен информацией между несколькими такими устройствами, при их совместной работе, через распределенную общую шину.

Управление режимом работы с общей шиной осуществляется от расширенной шины микропроцессора TMS 320c30, при этом младшие 23-0-е разряды второй информационной шины 15, соединенные с информационным входом буферного регистра 7 адреса, предназначены для формирования адреса абонента обмена, а старшие, 31 24-е разряды этой шины, подключенные к первому входу блока 6 управления, предназначены для формирования вектора сбросов однотипных устройств.

Назначение разрядов второй адресной 13-разрядной шины, например, следующее:
xA12-xA10 номер устройства-абонента обмена,
xA9 выбор режима работы устройства:
"0" обращение к общей шине,
"1" выполнение команды общей шины,
xA8 направление передачи:
"0" выдача данных в другое устройство,
"1" прием данных из другого устройства,
xA7 вид команды общей шины:
"0" запись вектора сбросов,
"1" сброс общей шины.

Разряды xA6-xA0 в данном примере реализации не использованы, но могут использоваться в устройстве для формирования "базы" адреса. Для более значительного увеличения "базы" (до 24 разрядов) можно ввести новую команду загрузки "базы" и выдавать "базу" через буферный регистр адреса так же, как и основной адрес. Этим обеспечивается в предлагаемом устройстве практически неограниченное увеличение его адресного пространства.

Выбор режима работы устройства задается выполнением команды записи микропроцессора в области адресов 804000h-805FFFh (признак шестнадцатиричной системы), управляемых стробом 10STRB (третий строб 20 данных микропроцессора на фиг. 1). В результате из рабочего адресного пространства микропроцессора исключается лишь область величиной 84 адресов. Если учесть, что в устройстве-прототипе [2] управление режимами работы осуществляется от старших разрядов первой адресной шины микропроцессора, то очевидно, что исключение из адреса лишь одного, старшего, разряда уменьшает адресное пространство сразу на 8M адресов с 16M адресов до 8M адресов. Отсюда следует, что реализация управления режимами работы устройства от второй (расширенной) шины, даже без базирования, действительно практически не уменьшает, по сравнению с прототипом, адресное пространство микропроцессора.

Устройство работает следующим образом.

Работа микропроцессора с первым блоком 2 оперативной памяти.

При чтении из первого блока оперативной памяти выполняется команда обращения к памяти в области адресов первого строба данных (-STRB) микропроцессора. При этом на вход загрузки регистра 3 адреса (фиг. 1) поступает сигнал "0" с выхода 14 первого строба данных микропроцессора. В регистр 3 адреса по положительному фронту синхросигнала на его входе 30 заносится адрес с первого адресного выхода 12 микропроцессора. С первого выхода 11 чтения/записи микропроцессора на вход записи/чтения памяти поступает сигнал "1", при этом на выходе 11 блока 6 управления действует сигнал "1". Считанная из памяти информация поступает на первый информационный вход 10 микропроцессора.

При записи в первый блок 2 оперативной памяти выполняется команда обращения по записи в области адресов первого строба данных микропроцессора. Регистр 3 адреса загружается так же, как и при чтении, а на вход чтения/записи памяти поступает сигнал "0" с выхода 11 чтения/записи микропроцессора. В память записываются данные, поступающие с первого информационного выхода 10 микропроцессора.

Работа микропроцессора с вторым блоком 8 оперативной памяти.

При чтении из памяти выполняется команда обращения по чтению в области адресов второго строба данных микропроцессора. На адресный вход памяти поступает адрес с второго адресного выхода 16 микропроцессора, на вход записи/чтения памяти сигнал с выхода 17 чтения/записи микропроцессора, а на вход выбора кристалла памяти поступает сигнал "0" с выхода 18 второго строба данных микропроцессора. Считанные из памяти данные поступают на второй информационный вход 15 микропроцессора.

При записи в память выполняется команда обращения по записи в области адресов второго строба данных микропроцессора. На адресный вход памяти поступает адрес с второго адресного выхода 16 микропроцессора, на вход записи-чтения-сигнал "о" с выхода 17 чтения/записи микропроцессора, а на вход выбора кристалла памяти сигнал "0" с выхода 18 второго строба данных микропроцессора. Данные с второго информационного выхода 15 микропроцессора поступают на информационный вход второго блока 8 оперативной памяти.

Параллельная работа.

Режимы работы с общей шиной.

Обмен информацией между двумя устройствами.

С поступлением сигнала "1" на вход "флага" микропроцессора 5 (фиг. 1) с входа 45 занятости общей шины (ЗАН_ОШ) устройства, означающего, что шина свободна ("0" занята), микропроцессор загружает адрес в регистр 3 адреса, выполняя команду чтения в области адресов первого строба данных (-STRB). Затем выполняется команда записи в области адресов третьего строба данных (-10STRB) микропроцессора, так как в данном случае режим записи не портит внутренние ресурсы ТМS 320с30. При выполнении этой команды с выхода 20 третьего строба данных (-10SТRВ) микропроцессора поступает сигнал "0" на вход 47 схемы управления, а на вход 6 схемы 47 поступают разряды хА9-хА7 из второй адресной шины микропроцессора. В схеме 47 вырабатывается сигнал (-(-10SТRВ)& хА9=1, где хА9=0, -10STRB=0, а знак "-" означает инверсию сигнала. Этот сигнал поступает с выхода 22 схемы 47 управления на вход загрузки буферного регистра 7 адреса (фиг. 1), при этом в него загружается адрес из разрядов хД23-хДО второй информационной шины 15 микропроцессора; этот же сигнал поступает с выхода 54 схемы 47 управления на схему 48 доступа к общей шине (фиг. 4), устанавливая выход 51 триггера запроса общей шины (ТЗ_ОШ) в "1", а выход 45 занятости общей (-ЗАН_ОШ) устройства в "0", свидетельствующий о занятости общей шины. Одновременно устанавливается "0" на выходе 52 "хозяина" общей шины (ХОЗ_ ОШ), свидетельствующий о том, что данное устройство является текущим "хозяйством" общей шины, а выход 40 готовности выхода (ГОТ_ВЫХ) устройства устанавливается в "1", блокируя обслуживание других запросов к общей шине до окончания текущего.

Сигналы с выходов 51 и 52 схемы 48 доступа к общей шине поступают на схему 50 формирования команды общей шины (фиг. 6), обеспечивая прием разрядов хА12-хА7 из второй адресной шины 16 микропроцессора и выдачу их на выход 35 командного слова устройства.

Командное слово поступает с выхода 35 устройства "хозяина" общей шины на вход 35 устройства-абонента и далее на компаратор формирователя 50 команды общей шины (фиг. 6), где сравнивается код номера устройства разрядов хА12-хА10 с кодом номера устройства-абонента, поступающим по входу 41 устройства. Одновременно сравнивается код разряда хА9 с "0" (признак обращения к общей шине). При полном сравнении на выходе компаратора появляется единичный сигнал признака устройства-абонента (РАБ_ОШ) поступающий с выхода 57 формирователя 50 команды общей шины в схему 47 управления (фиг. 3), по которому вырабатывается сигнал РАБ_ОШ=0, поступающий в свою очередь, с выхода 26 схемы 47 управления на вход удержания (-HOLD) микропроцессора. По этому сигналу микропроцессор устанавливает первые выходы информационный, адресный, чтения/записи и строба данных в высокоимпедансное состояние и выдает на вход 27 схемы 47 управления сигнала "0" подтверждения удержания (-HOLDA), по которому в схеме 47 управления вырабатывается сигнал -ГОТ-РАБ=-(-(-HOLDA)& РАБ ОШ) (& знак конъюнкции), поступающий на выход 37 устройства и свидетельствующий о готовности устройства-абонента к работе.

Этот сигнал поступает на вход 42 готовности к работе устройства - "хозяина" общей шины и далее на схему 47 управления. По этому сигналу вырабатывается сигнал
-ХОЗ ОШ'=-(-(-ГОТ_РАБ)&-(-ХОЗ_ОШ))=0,
поступающий с выхода 26 схемы 47 на вход удержания (-HOLD) микропроцессора. Сигналы, формируемые на одноименных выходах схемы 47 управления для устройства "хозяина" общей шины и ведомого (РАБ) устройства, объединяются в схеме 47 управления по ИЛИ. По этому сигналу микропроцессор устанавливает первые выходы информационный, адресный, чтения/записи и строба данных в высокоимпедансное состояние и выдает на вход 27 схемы 47 управления сигнал "0" подтверждения удержания (HOLDA). По этому сигналу в схеме 47 вырабатывается сигнал готовности адреса
ГОТ_А=-(-(-HOLDA)&-(-ХОЗ_ОШ))'=0,
поступающий на вход разрешения выдачи регистра 4 адреса общей шины и на выход 39 готовности адреса устройства. Одновременно этот сигнал поступает с выхода 21 схемы 47 управления на вход разрешения выдачи буферного регистра 7 адреса (фиг. 1). В результате адрес из буферного регистра 7 адреса записывается в регистр 4 адреса общей шины по положительному фронту синхросигнала НЗ (фиг. 7) на входе 30 регистра и выдается на адресный выход 33 устройства.

Сигнал "0" с выхода 39 готовности адреса устройства "хозяина" общей шины поступает на вход 44 готовности адреса устройства-абонента, далее на его схему 47 управления, где вырабатывается сигнал -(ГОТ_Авх)=1, поступающий с выхода 25 схемы 47 на вход разрешения приема регистра 4 адреса общей шины, по которому на вход регистра 3 адреса передается с адресного входа 33 устройства-абонента адрес с выхода 33 устройства "хозяина" общей шины.

Также в устройстве-абоненте по сигналу -ГОТ_Авх=0 вырабатывается сигнал строба L загрузки регистра 3 адреса ( ниже приведена схема получения строба L, где ЛЗ-линия задержки, работа по положительному фронту синхросигнала, а временная диаграмма ее работы приведена на фиг. 8).

Строб L длительностью Т/2 (фиг. 7) с выхода 14 схемы 47 поступает на вход загрузки регистра 3 адреса, в результате чего в него, по положительному фронту синхросигнала НЗ на его входе 30, загружается адрес с выхода 12 регистра 4 адреса общей шины. Одновременно в схеме 47 на выходе R-S-триггера вырабатывается сигнал "0" готовности адреса (-ГОТ_Авых), поступающий на выход 39 устройства-абонента и далее на вход 44 готовности адреса устройства - "хозяина" общей шины.

В результате загружены адреса в регистры 3 адреса устройства "хозяина" и устройства-абонента. Первые блоки 2 оперативной памяти находятся в режиме чтения, так как с выхода 11 схемы 47 управления поступает сигнал "1", а выход чтения/записи микропроцессора обоих устройств находится в высокоимпедансном состоянии.

Теперь, в зависимости от значения разряда хА8 (признак направления передачи), в схеме 47 управления вырабатывается сигнал "0" готовности данных (-ГОТ_Д):
-ГОТ_ Д= -(-(ГОТ_ Авх)&(-(-ХОЗ_ОШ)&-хА8 V РАБ_ОШ& хА8)), где V знак дизъюнкции, а означает, что сигнал запомнен на триггере по положительному фронту синхросигнала Н1. Этот сигнал поступает с выхода 38 схемы 47 на вход выдачи регистра 1 данных общей шины, в результате чего данные, считанные из первого блока 2 оперативной памяти, выдаются на информационный выход 32 устройства-передатчика, этот же сигнал поступает на выход 38 готовности данных устройства-передатчика, далее на вход 43 готовности данных устройства-приемника, откуда поступает на схему 47 управления, где вырабатывается сигнал (-ГОТ_ Двх)= 1, поступающий с выхода 24 схемы 47 управления на вход приема регистра 1 данных общей шины, в результате чего данные с информационного выхода 32 устройства-передатчика принимаются в регистр 1 данных устройства-приемника и передаются на информационный вход его первого блока 2 оперативной памяти.

По входному сигналу готовности данных -ГОТ_Двх 0 в схеме 47 управления устройства-приемника вырабатывается сигнал записи -ЗП=-(-(-ГОТ Двх)& (-(-ХОЗ ОШ))& хА8 V РАБ ОШ&-хА8)& Н1), который с выхода 11 схемы 47 подается на вход записи/чтения первого блока 2 оперативной памяти, в которой осуществляется запись первого слова (фиг. 7).

Далее в схеме 47 управления вырабатывается сигнал "1" входного переноса /CNT/ для устройства источника передачи:
CNТи=-(-ГОТ Двых)& (-(-ХОЗ_ОШ)& -хА8 V РАБ_ ОШ& хА8).

Этот сигнал CNT=CNТи для устр. приемника: CNТп-(-ГОТ_Двх)& (-(-ХОЗ_ОШ)& хА8 V РАБ_ ОШ& -хА8) CNТп с выхода 23 схемы 47 поступает на вход входного переноса регистра адреса, в котором по синхросигналу на входе 30 значение адреса увеличивается на 1(инкремент адреса).

Процесс передачи продолжается до появления сигнала "1" выходного переноса регистра 3 адреса (П_ВЫХ) при выдаче-приеме последнего слова передаваемого блока информации. По этому сигналу, поступающему на вход 28 схемы 47 управления, в устройстве "хозяине" общей шины вырабатывается сигнал конца передачи -КОН_ПД 0:
-КОН_ ПД -(П ВЫХ& -(-ХОЗ ОШ)),
поступающий на вход 55 схемы 48 доступа к общей шине (фиг. 4) и устанавливающийся выходы 45 и 52 соответственно занятости общей шины и хозяина общей шины в "1", а выход 40 готовности выхода устройства в "0", что освобождает общую шину для обслуживания других запросов.

По сигналу 1 на выходе 52 схемы 48 снимается сигнал удержания (НОLD) микропроцессора, в результат чего снимается высокоимпедансное состояние на первых информационном, адресном, чтения/записи и первого строба данных выхода микропроцессора. По сигналу "1" с выхода 45 занятости общей шины, поступающему на вход "флага" микропроцессора, последний может быть либо инициирован следующий запрос к общей шине, либо продолжить вычислительный процесс.

Запись вектора сбросов. Процессором выполняется команда записи в области адресов третьего строба данных (-10STRB). При этом на выходе второй адресной шины 16 микропроцессора хА9 1 и хА7 0 (значение остальных разрядов шины безразлично). Вектор сбросов формируется разрядами хД/31-24/ второй шины 15 данных микропроцессора. Нулевое значение разряда является признаком сброса, а позиционное место разряда номером сбрасываемого устройства: хД24 N 0, хД25 N 1, хД31 N 7. По сигналу ЗВС (запись вектора сбросов):
ЗВС= -(-10STRB)& -хА7&А9 1,
выработанному в схеме 47 управления и поступающему с выхода 56 на синхровход регистра схемы 49 (фиг. 5) сбросов, разряды хД/31-24/ с второго информационного выхода 15 микропроцессора записываются в регистр схемы 49 сбросов, с выхода которого поступают на выход 36 сбросов устройства, далее на вход 36 сбросов других устройств и с них на вход мультиплексора схемы 49 сбросов. Если "0" в позиционном номере на входе мультиплексора соответствует номеру устройства на входе 41, то на выходе 34 схемы 49 сбросов появляется сигнал "0", поступающий на вход сброса микропроцессора и сбрасывающий его в исходное состояние.

Сброс общей шины памяти.

Выполняется команда записи в области адресов третьего строба данных (-10STRB) микропроцессора. При этом на выходе второй адресной шины 16 микропроцессора хА9 1, хА7 1 (значение остальных разрядов безразлично). В схеме 47 управления формируется сигнал "0" сброса общей шины:
-СБР ОШ -(-(-10STRB)& xA7& xA9),
поступающий с выхода 53 схемы 47 на входы сброса (R) триггеров схемы 48 доступа к общей шине, устанавливающий выходы 51 и 40 в состоянии "0", что означает соответственно: запрос снят и готовность выхода. Причем выходы 40 готовности выхода предыдущего устройства соединены с входами 46 готовности входа последующего устройства в кольцо.

При выполнении каждой команды в области адресов третьего строба данных (-10STRB) в схеме 47 управления вырабатывается сигнал -хRDY -10STRB ( ) 0, поступающий с ее выхода 19 на вход готовности данных микропроцессора. Следует пояснить, что команда выполняется за один цикл, сигнал 10STRB имеет такую же длительность и выдается по положительному фронту синхросигнала Н1, а сигнал -хRDY является сдвинутым на половину периода сигналом -10STRB, выдаваемым по положительному фронту синхросигнала Н3.

Устройство реализовано на стандартной плате ПЭВМ тип РС АТ 286/386 и работает на частоте 33,3 МГц задающего генератора.

Технико-экономическое преимущество предлагаемого устройства по сравнению с прототипом состоит в увеличении производительности. Действительно, как следует из вышесказанного, предлагаемое устройство обеспечивает практически максимальное использование адресного пространства микропроцессора, в то время как в прототипе оно уменьшается вследствие того, что старшие разряды адреса используются для реализации функций управления. Это позволяет в предлагаемом устройстве реализовать оперативную память большей емкости, чем в прототипе, что приводит к уменьшению интенсивности обмена памяти устройства с внешними абонентами и, следовательно, к увеличению производительности устройства. Наконец, в предлагаемом устройстве возможно не только использовать практически максимальное адресное пространство микропроцессора, но и значительно его увеличить за счет "базирования" адреса.

Изобретение относится к вычислительной технике и может быть использовано в специализированных и универсальных вычислительных машинах и системах. Увеличение производительности устройства, содержащего микропроцессор, первый и второй блоки оперативной памяти, регистр адреса, регистр данных и регистр адреса общей шины, задающий генератор, достигается введением буферного регистра адреса, устройства управления и оригинальных связей между блоками, в результате чего обеспечивается управление режимами работы устройства не от первой, основной шины микропроцессора, что ведет к потере старших разрядов адреса и, следовательно, уменьшению адресного пространства микропроцессора, а от второй, расширенной шины. Использование расширенной шины позволяет работать не только с максимальным адресным пространством, но и расширить его путем "базирования" адреса. Это позволяет использовать в предлагаемом устройстве большую, по сравнению с прототипом, емкость памяти, что приводит к уменьшению интенсивности обмена устройства с его внешними абонентами и, следовательно, к увеличению его производительности. 8 ил.

Устройство обработки информации, содержащее микропроцессор, первый и второй блоки оперативной памяти, регистр адреса, регистр данных и регистр адреса общей шины, задающий генератор, причем первый информационный выход микропроцессора соединен с информационным входом регистра данных общей шины и информационным выходом первого блока оперативной памяти, вход записи которого подключен к первому выходу записи микропроцессора, первый адресный выход которого подключен к информационным входам регистра адреса общей шины и регистра адреса, информационный выход и вход загрузки которого соединены соответственно с адресным входом первого блока оперативной памяти и с выходом первого строба данных микропроцессора, вторые информационный, адресный, записи и строба данных, выходы которого подключены соответственно к информационному, адресному, записи и выбора кристалла входам второго блока оперативной памяти, причем выход задающего генератора соединен с тактовым входом микропроцессора и является тактовым выходом устройства, а выходы регистра данных и регистра адреса общей шины являются соответственно информационным и адресным выходами устройства, отличающееся тем, что оно содержит блок управления и буферный регистр адреса, информационный выход которого соединен с первым адресным выходом микропроцессора и информационными входами регистра адреса и регистра адреса общей шины, а информационный вход буферного регистра адреса подключен к второму информационному выходу микропроцессора, к информационному входу второго блока оперативной памяти и к первому входу блока управления, второй вход которого соединен с вторым адресным выходом микропроцессора и с адресным входом второго блока оперативной памяти, а первый выход блока управления соединен с входом готовности данных микропроцессора, выход третьего строба данных которого подключен к третьему входу блока управления, второй и третий выходы которого соединены соответственно с входом разрешения выдачи и синхровходом буферного регистра адреса, четвертый выход блока управления подключен к входу сброса микропроцессора и является входным сигналом сброса устройства, с пятого по седьмой выходы блока управления соединены соответственно с первым выходом записи микропроцессора и входом записи первого блока оперативной памяти, с входами загрузки и входного переноса регистра адреса с восьмого по десятый, а выходы блока управления соединены с входами разрешения приема соответственно регистра данных и регистра адреса обшей шины, а также с входом удержания микропроцессора, выход подтверждения удержания которого подключен к четвертому входу блока управления, пятый вход которого соединен с выходом переноса регистра адреса, причем с одиннадцатого по шестнадцатый выходы блока управления: управляющего слова, сбросов, готовности к работе, готовности данных, готовности адреса, готовности выхода являются соответствующими выходами устройства, при этом выходы готовности данных и адреса подключены к входам разрешения выдачи соответственно регистра данных и регистра адреса общей шины, а с шестого по одиннадцатый входы блока управления являются соответствующими входами устройства: номера устройства, готовности к работе, готовности данных, готовности адреса, занятости общей шины и готовности выхода, причем вход занятости обшей шины соединен с входом флага микропроцессора, первый синхровыход которого подключен к первому синхровходу регистра данных общей шины и к первому синхровходу блока управления, второй синхровход которого соединен с вторым синхровыходом микропроцессора, с синхровходом регистра адреса, а также с вторым синхровходом регистра данных и с первым и вторым синхровходами регистра адреса общей шины.