СИСТЕМА ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ ТЕХНОЛОГИЧЕСКИМ ОБОРУДОВАНИЕМ Российский патент 1997 года по МПК G05B19/18 

Изобретение относится к микропроцессорной технике и может быть использовано в микропроцессорных системах АСУ ТП.

Известно устройство программного управления, содержащее датчики состояний, генератор импульсов, триггеры, дешифраторы, счетчики единиц и десятков, блок набора программ, элементы И, НЕ, (авт.свид. N 1172455, кл. G 06 F 15/00, 1984).

Недостатком такого устройства является низкая производительность.

Известна также микропроцессорная система, состоящая из микропроцессора, тактового генератора, системного контроллера, дешифратора адреса памяти, оперативной памяти, постоянной памяти, шинного формирователя памяти, дешифратора адресов устройств ввода-вывода, шинных формирователей ввода-вывода, трех элементов ПЛН, первого, второго и третьего шинных формирователей, триггера, регистра, схемы сравнения и четырех элементов И (авт.свид. N 1418653, кл. G 05 В, 1988).

Недостатками такой системы являются высокая сложность программного обеспечения и низкая его контролепригодность.

Наиболее близкой по технической сущности является микропроцессорная система для программного управления электроавтоматикой, содержащая микропроцессор, тактовый генератор, системный контроллер, буфер адреса, дешифратор адреса памяти, постоянную память, оперативную память, шинный формирователь памяти, дешифратор адреса устройств ввода-вывода, регистр, шинные формирователи ввода-вывода, шинный формирователь ввода, шинный формирователь младшего адреса, шинный формирователь старшего адреса, шинный формирователь записи, шинный формирователь управления, триггер, четыре элемента ИЛИ, три элемента И, одновибратор, два элемента задержки, дешифратор, мультиплексор и два элемента ИЛИ, причем первый и второй входы тактового генератора подключены к кварцевому резонатору, третий и четвертый входы тактового генератора являются входами "Готовность" и "Сброс" микропроцессорной системы соответственно, пятый вход тактового генератора подключен к выходу синхронизации микропроцессора, первый и второй выходы тактового генератора подключены к первому и второму тактовым входам микропроцессора, третий и четвертый выходы тактового генератора подключены к входам "Готовность" и "Сброс" микропроцессора соответственно, шестой вход микропроцессора является входом "Запрос прерывания" микропроцессорной системы, пятый выход тактового генератора подключен к входу синхронизации системного контроллера, адресные выходы микропроцессора подключены к входам буфера адреса, выходы-входы данных микропроцессора подключены к входам-выходам данных системного контроллера, выходы управления микропроцессора подключены к входам управления системного контроллера, второй и третий выходы микропроцессора являются выходами разрешения прерывания и ожидания микропроцессорной системы соответственно, выходы буфера адреса являются шиной адреса микропроцессорной системы, выходы-входы данных системного контроллера являются шиной данных микропроцессорной системы, выходы управления системного контроллера являются шиной управления микропроцессорной системы, первый и второй входы разрежения буфера адреса подключены к разряду выходов управления микропроцессора "Подтверждение захвата", информационные входы дешифратора адреса памяти подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса памяти подключен к выходу первого элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Чтение памяти", "Запись памяти" соответственно, первый выход дешифратора адреса памяти подключен к первому и второму входам разрешения постоянной памяти и к первому входу второго элемента ИЛИ, второй выход дешифратора адреса памяти подключен к входу разрешения оперативной памяти и к второму входу второго элемента ИЛИ, выход которого подключен к первому входу разрешения шинного формирователя памяти, второй вход разрешения шинного формирователя памяти подключен к разряду выходов управления микропроцессора "Прием", входы-выходы шинного формирователя памяти подключены к шине данных микропроцессорной системы, входы шинного формирователя памяти подключены к выходам постоянной и оперативной памяти, выходы шинного формирователя памяти подключены к входам данных оперативной памяти, адресные входы постоянной и оперативной памяти подключены к шине адреса микропроцессорной системы, вход записи оперативной памяти подключен к разряду шины управления микропроцессорной системы "Запись в память", информационные входы дешифратора адреса устройств ввода-вывода подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса устройств ввода-вывода подключены к выходу третьего элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления, микропроцессорной системы "Ввод из устройства ввода", "Вывод в устройство вывода" соответственно, разряды группы выходов дешифратора адреса устройств ввода-вывода подключены к первым входам разрешения соответствующих из шинных формирователей ввода-вывода, первый выход дешифратора адреса устройств ввода-вывода подключен к первому входу разрешения шинного формирователя ввода, второй вход разрешения шинных формирователей ввода-вывода подключен к разряду шины управления "Ввод из устройства ввода", входы-выходы шинных формирователей ввода-вывода подключены к шине данных микропроцессорной системы, группу входов шинных формирователей ввода-вывода являются первой группой информационных входов микропроцессорной системы, а их группы выходов являются первой группой информационных выходов микропроцессорной системы, информационные входы регистра подключены к шине данных микропроцессорной системы, а первая группа выходов регистра является второй группой информационных выходов микропроцессорной системы, информационные входы шинного формирователя ввода являются второй группой информационных входов микропроцессорной системы, второй вход разрешения шинного формирователя ввода подключен к разряду шины управления микропроцессорной системы "Ввод из устройства ввода", выходы-входы шинных формирователей ввода и записи подключены к шине данных микропроцессорной системы, выходы шинного формирователя старшего адреса подключены к старшей полугруппе шины адреса микропроцессорной системы, выходы шинного формирователя младшего адреса подключены к младшей полугруппе шины адреса микропроцессорной системы, первые и вторые входы разрешения шинных формирователей старшего и младшего адреса подключены к выходу первого элемента И, входы шинного формирователя младшего адреса подключены к входам шинного формирователя ввода, выход триггера подключен к шестому входу микропроцессора "Захват" и к второму входу первого элемента И, первый вход которого подключен к разряду выходов управления микропроцессора "Подтверждение захвата", вход одновибратора подключен к выходу первого элемента И, выход одновибратора подключен к первым входам второго и третьего элементов И, к входу первого одновибратора и является выходом управления микропроцессорной системы, выход первого одновибратора подключен к входу сброса триггера, вторые входы второго и третьего элементов И являются входом чтения-записи микропроцессорной системы, выход второго элемента И подключен к первому входу четвертого элемента ИЛИ, к входу второго элемента задержки и к первому входу шинного формирователя управления, выход третьего элемента И подключен к второму входу четвертого элемента ИЛИ и к второму входу шинного формирователя управления, первый и второй входы разрешения которого подключены к выходу четвертого элемента ИЛИ, первый выход шинного формирователя управления подключен к разряду шины управления микропроцессорной системы "Чтение памяти", второй выход шинного формирователя управления подключен к первому и второму входам разрешения шинного формирователя записи и к разряду шины управления микропроцессорной системы "Запись в память", входы шинного формирователя записи являются третьей группой информационных входов микропроцессорной системы, первая группа информационных входов дешифратора подключена к второй группе выходов регистра, также подключенной к подгруппе информационных входов микропроцессорной системы и к второй группе информационных входов мультиплексора, вторая группа информационных входов дешифратора подключена к второй группе информационных входов микропроцессорной системы, выход дешифратора является выходом запрета микропроцессорной системы и подключен к адресному входу мультиплексора и первому входу пятого элемента ИЛИ, второй вход которого является входом запроса микропроцессорной системы, а выход которого подключен к входу установки триггера, выходы мультиплексора подключены к входам шинного формирователя старшего адреса, вход разрешения дешифратора подключен к второму входу генератора, первый вход шестого элемента ИЛИ подключен к второму выходу дешифратора адреса устройств ввода-вывода, второй вход шестого элемента ИЛИ подключен к выходу второго элемента задержки, а выход шестого элемента ИЛИ подключен к входу синхронизации регистра (авт.свид. N 1532899, кл. G 05 B 19/18, 1989).

Недостатком прототипа является низкая контролепригодность программного обеспечения.

Это обусловлено тем, что в прототипе отсутствуют технические средства для контроля за ходом выполнения программы. Это приводит к тому, что необходимо контролировать последовательность смены состояний шин адреса данных и управления, что возможно лишь с помощью аналогичной системы, например, при дублировании и сравнении результатов выполнения алгоритма.

Целью изобретения является повышение контролепригодности программного обеспечения.

На фиг.1 приведена функциональная схема предлагаемой системы для программного управления технологическим оборудованием; на фиг.2 граф-схема алгоритма управления холодильным агрегатом; на фиг.3 преобразованная отмеченная граф-схема алгоритма управления холодильным агрегатом; на фиг.4 - граф эквивалентного автомата.

Система для программного управления технологическим оборудованием (фиг. 1) содержит: микропроцессор 1, содержащий тактовые входы 1.4 и 1.5, вход готовности 1.6, вход сброса 1.7, выход синхронизации 1.8, выходы адреса 1.1, выходы/входы данных 1.2, выходы управления 1.3, тактовый генератор 2, содержащий входы 2.1 и 2.2 подключения кварцевого резонатора, вход 2.3 синхронизации, тактовые выходы 2.4 и 2.5, выход готовности 2.6, выход сброса 2.7 и выход системного строба 2.8, системный контролер 3, содержащий выходы/входы данных 3.1, являющиеся шиной адреса микропроцессорной системы, выходы управления 3.2, являющиеся шиной управления микропроцессорной системы, буфер адреса 4, содержащий выходы 4.1, являющиеся шиной адреса микропроцессорной системы, дешифратор адреса памяти 5, содержащий выход 5.11 подключения постоянной памяти, выход 5.2 подключения оперативной памяти и выход 5.3, постоянную память 6, оперативную память 7, шинный формирователь памяти 8, дешифратор адреса устройств ввода-вывода 9, шинные формирователи ввода-вывода 10.1-10.l по количеству групп входных и выходных переменных, элементы ИЛИ 11, 12, шинный формирователь входного вектора 13, регистр кода состояния 14, группу триггеров явных и неявных логических условий 15.1,15.n, третий элемент ИЛИ 16, шинный формирователь адреса программы 17, регистр 18, вход сброса 19, вход готовности 20, вход захвата 21, вход запроса прерывания 22, выход ожидания 23, выход разрешения прерывания 24, группу входов 25, группу выходов 26, группу входов явных логических условий 27, группу выходов контроля входного вектора 28, первый 29 и второй 30 выходы контроля, выход 31 адреса программы. Первый 2.1 и второй 2.2 входы тактового генератора 2 подключены к кварцевому резонатору. Третий и четвертый входы тактового генератора 2 являются входами "Сброс" 19 и "Готовность" 20 микропроцессорной системы соответственно, пятый вход 2.3 тактового генератора 2 подключен к выходу синхронизации 1.8 микропроцессора 1. Первый 2.4 и второй 2.5 выходы тактового генератора 2 подключены к первому 1.4 и второму 1.5 тактовым входам микропроцессора 1. Третий 2.6 и четвертый 2.7 выходы тактового генератора подключены к входам "Сброс" 1.6 и "Готовность" 1.7 микропроцессора 1 соответственно. Шестой вход микропроцессора 1 является входом "Запрос прерывания" 22 микропроцессорной системы. Пятый выход 2.8 тактового генератора 2 подключен к входу синхронизации системного контроллера 3. Адресные выходы 1.1 микропроцессора 1 подключены к входам буфера адреса 4. Выходы/входы данных 1.2 микропроцессора 1 подключены к входам/выходам данных системного контроллера 3. Выходы управления 1.3 микропроцессора 1 подключены к входам управления системного контроллера 3. Второй и третий выходы микропроцессора 1 являются выходами разрешения прерывания 24 и ожидания 23 микропроцессорной системы соответственно. Выходы буфера адреса 4 являются шиной адреса 4.1 микропроцессорной системы. Выходы/входы данных системного контроллера 3 являются шиной данных 3.1 микропроцессорной системы. Выходы управления системного контроллера 3 являются шиной управления 3.2 микропроцессорной системы. Информационные входы дешифратора адреса памяти 5 подключены к шине адреса 4.1 микропроцессорной системы. Вход разрешения дешифратора адреса памяти 5 подключен к выходу первого элемента ИЛИ 11, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Чтение памяти" 3.2.1, "Запись в память" 3.2.2 соответственно. Первый выход 5.1 дешифратора адреса памяти 5 подключен к первому входу разрешения постоянной памяти 6. Второй выход 5.2 дешифратора адреса памяти 5 подключен к входу разрешения оперативной памяти 7. Входы/выходы шинного формирователя памяти 8 подключены к шине данных 3.1 микропроцессорной системы. Входы шинного формирователя памяти 8 подключены к выходам оперативной памяти 7. Выходы шинного формирователя памяти 8 подключены к входам данных оперативной памяти 7. Адресные входы постоянной 6 и оперативной памяти 7 подключены к шине адреса 4.1 микропроцессорной системы. Вход записи оперативной памяти 7 подключен к разряду шины управления 3.2 микропроцессорной системы "Запись в память" 3.2.2. Информационные входы дешифратора адреса устройств ввода/вывода 9 подключены к шине адреса 4.1 микропроцессорной системы. Вход разрешения дешифратора адреса устройств ввода/вовода 9 подключен к выходу второго элемента ИЛИ 12, первый и второй входы которого подключены к разрядам шины управления 3.2 микропроцессорной системы "Ввод из устройства ввода" 3.2.3, "Вывод в устройство вывода" 3.2.4 соответственно. разряды группы выходов 9.1 дешифратора адреса устройство ввода/вывода 9 подключены к первым входам разрешения соответствующих из шинных формирователей ввода/вывода 10. Второй вход разрешения шинных формирователей ввода/вывода 10 подключен к разряду шины управления 3.2 "Ввод из устройства ввода" 3.2.3. Входы/выходы шинных формирователей ввода/вывода 10 подключены к шине данных 3.1 микропроцессорной системы. Группы входов шинных формирователей ввода/вывода 10 являются первой группой информационных входов 25 микропроцессорной системы, а их группы выходов являются первой группой информационных выходов 26 микропроцессорной системы. Информационные входы регистра 14 подключены к шине данных 3.1 микропроцессорной системы. Группа выходов регистра 14 является второй группой информационных выходов контроля входного вектора 28 микропроцессорной системы. Информационные входы шинного формирователя входного вектора 13 являются второй группой информационных входов явных логических условий 27 микропроцессорной системы. Выходы/входы шинных формирователей входного вектора 13 и адреса программы 17 подключены к шине данных 3.1 микропроцессорной системы. Первый и второй входы разрешения буфера адреса 4 объединены между собой и соединены со вторыми входами разрешения постоянной памяти 6, и шинного формирователя памяти 8. Первый вход микропроцессора 1 является входом 21 захвата системы. Первый вход разрешения шинного формирователя памяти 8 соединен с входом разрешения оперативной памяти 7, выходы постоянной памяти 6 соединены с шиной данных 3.1 микропроцессорной системы. Информационные входы регистра кода состояния 14 и регистра 18 объединены между собой. Выход регистра 18 соединен с информационным входом шинного формирователя адреса программы 17 и является выходом 31 адреса программы, второй вход разрешения которого соединен с шиной управления 3.2 микропроцессорной системы.

Каждый из разрядов третьей группы выходов 5.3 дешифратора адреса памяти 5 соединен с синхровходом соответствующих триггеров явных и неявных логических условий группы 15, первым входом разрешения шинного формирователя входного вектора 13, который является первым выходом контроля 29, первым входом третьего элемента ИЛИ 16, синхровходом регистра 18, синхровходом регистра кода состояния 14, который является вторым выходом контроля 30, первым входом разрешения шинного формирователя адреса программы 17. Второй вход разрешения шинного формирователя входного вектора 13 подключен к шине адреса 4.1 микропроцессорной системы. Прямые выходы триггеров явных и неявных логических условий группы 15 соединены с информационными входами шинного формирователя входного вектора входного вектора 13 и являются выходами контроля входного вектора 28 системы. Информационные входы триггеров явных и неявных логических условий группы 15 соединены с шиной данных 3.1 микропроцессорной системы. Третий выход 2.6 тактового генератора 2 подключен ко второму входу третьего элемента ИЛИ 16, выход которого подключен ко входам установки в исходное состояние триггеров явных и неявных логических условий группы 15, регистра 18 и регистра кода состояния 14. Микропроцессор 1 предназначен для выполнения программы, т.е. последовательности команд, используемой для реализации алгоритма управления; для управления шинами микропроцессорной системы.

Микропроцессор 1 воспринимает внешние тактовые сигналы, а также сигналы управления и генерирует сигналы адреса данных и управления. Микропроцессор 1 может быть реализован, например, на стандартной интегральной микросхеме КР 580 ИК 80 А (зарубежный аналог 80 80 А) (Коффрон Дж. Технические средства микропроцессорных систем. М. Мир, 1983, с.43, 49). Соответствие входов-выходов блока 1 и микросхемы КР580ИК80А может быть представлено табл.1.

К выводам 20, 11, 28 подключаются источники питания, к входу 2 общая шина.

Тактовый генератор 2 предназначен для формирования сигналов синхронизации микропроцессора 1, системного контроллера 3 и системных сигналов сброса и готовности. Он может быть реализован, например, на стандартной интегральной микросхеме КР580ГФ24 (зарубежный аналог 8224) (Коффон Дж. Технические средства микропроцессорных систем. М. Мир, 1983, с.43, 49).

Соответствие входов/выходов этой микросхемы и входов/выходов блока 2 может быть представлено табл.2.

Вход 13 и выходы 9, 12 микросхемы КР 580 ГФ 24 не задействуются.

Системный контроллер 3 предназначен для формирования шины управления 3.2 микропроцессорной системы и для организации двунаправленной передачи данных по шине данных 3.1. Он может быть реализован, например, на микросхеме КР 580 ВК 28 (зарубежный аналог 8228) (Коффон Дж. Технические средства микропроцессорных систем. М. Мир, 1983, с.43, 49).

Соответствие входов/выходов этой микросхемы и входов/выходов блока 3 может быть представлено табл.3.

Вход 22 микросхемы КР 580 ВК 23 заземляется.

Буфер адреса 4 предназначен для формирования шины данных 4.1 и отключения ее при активизации сигнала 1.8.2 путем перевода в высокоимпедансное состояние своих выходов/входов. Буфер адреса 4 может быть реализован, например, на стандартных интегральных микросхемах 589 АП 16 и инверторах по входам разрешения (зарубежный аналог 8216) (Коффрон Дж. Технические средства микропроцессорных систем. М. Мир, 1983, с.43, 49).

Соответствие входов/выходов этой микросхемы и блоки 4 может быть представлено табл.4.

Дешифратор адреса памяти 5 предназначен для дешифрации по разрешающему сигналу с выхода элемента ИЛИ 11 адресной информации на шине адреса 4.1 для подключения по входам выбора кристалла либо постоянной памяти 6 (по выходу 5.1), либо оперативной памяти 7 (по выходу 5.2).

Дешифратор адреса памяти 5 может быть реализован, например, на стандартных интегральных микросхемах 155 ИД 3.

Постоянная память 6 предназначена для хранения неразрушаемых при выключении питания программ и данных, в том числе программы диспетчера для загрузки оперативной памяти и программы управления электроавтоматикой, а также для выдачи этой информации в режиме чтения памяти (прямого доступа в память).

Постоянная память 6 может быть реализована, например, на стандартных интегральных микросхемах 556 РТ4.

Оперативная память 7 предназначена для записи и хранения программы и данных только во время работы микропроцессорной системы. При записи активированы сигналы разрешения и записи, а при чтении только сигнал разрешения.

В том числе могут храниться программы диагностирования, фоновые и другие для обслуживания и контроля электроавтоматики, а также может храниться и программа управления электроавтоматикой.

Информация из оперативной памяти 7 выдается в режиме чтения или прямого доступа в память.

В режиме захвата (прямого доступа в память) может также и записываться информация в оперативную память 7.

Оперативная память 7 может быть реализована, например, на стандартных интегральных микросхемах 541 РУ2.

Шинный формирователь памяти 8 предназначен для повышения нагрузочной способности шины данных 3.1 и для обеспечения подключения к ней постоянной 6 и оперативной памяти 7.

При чтении постоянной 6 или оперативной 7 памяти активированы оба разрешающих входа шинного формирователя памяти 8 и информация транслируется на шину данных 3.1. При записи в оперативную память 7 активирован только первый его разрешающий вход и информация с шины данных 3.1 передается на входы данных оперативной памяти 7.

Шинный формирователь оперативной памяти 8 может быть реализован, например, на стандартных интегральных микросхемах 589 АП 16.

Соответствие входов/выходов этой микросхемы и входов/выходов блока 8 может быть представлено табл.5.

Дешифратор адреса устройств ввода/вывода 9 предназначен для дешифрации по разрешающему сигналу с выхода элемента ИЛИ 12 адресной информации для подключения соответствующего из шинных формирователей ввода/вывода 10 по соответствующему разряду группы выходов 9.1. Дешифратора адреса устройств ввода/вывода 9 может быть реализован, например, на стандартных интегральных микросхемах 155 ИД 3.

Шинные формиpователи ввода/вывода 10.1-10.l предназначены для ввода информации с соответствующих входов 25.1-25.l (при этом активизированы оба разрешающих входа соответствующего из блоков 10), для вывода информации на соответствующие выходы 26.1-26.l (при этом активизирован только первый разрешающий вход соответствующего из блоков 10). Во всех остальных случаях входы/выходы шинных формирователей ввода/вывода 10 находятся в высокоимпедансном состоянии.

Каждый шинный формирователь ввода-вывода 10.1-10.l может быть реализован, например, на стандартных интегральных микросхемах 589 АП 16, аналогично описанному блоку 8.

Элемент ИЛИ 11 предназначен для управления по входу разрешения дешифратором адреса памяти 5 в том случае, если активированы выходы 3.2.1 чтения памяти, либо 3.2.2 записи в память шины управления 3.2.

Элемент ИЛИ 12 предназначен для управления по входу разрешения дешифратором адреса устройств ввода-вывода 9 в том случае, если активированы выходы 3.2.3 ввода, либо 3.2.4 вывода шины управления 3.2.

Шинный формирователь входного вектора 13 предназначен для введения информации о состоянии переменных и текущего кода состояния программы для программного вычисления очередного кода состояния программы.

Шинный формирователь 13 может быть реализован на интегральных микросхемах 589 АП 16.

Регистр 14 кода состояния предназначен для формирования текущего кода состояния.

Группа триггеров 15 явных и неявных логических условий предназначена для формирования части, вектора переменных программы, значение которого формируется программно.

Элемент ИЛИ 16 предназначен для формирования импульса сброса триггера 15.1 либо импульсом на входе 5.3. n+3, либо сигналом на выходе 2.6 генератора 2.

Шинный формирователь 17 предназначен для передачи на шину данных адреса программы.

Регистр 18 предназначен для формирования начального адреса программы в тех случаях, когда реализует не один алгоритм управления технологическим оборудованием.

Вход сброса 19 предназначен для приема внешнего сигнала сброса для обнуления тактового генератора 2.

Вход готовности 20 предназначен для приема внешнего сигнала готовности.

Вход захвата 21 предназначен для приема импульса запроса на прямой доступ в микропроцессор 1, т.е. импульса инициализации "внешнего" захвата, например при необходимости прямого захвата в память.

Вход запроса прерывания 22 предназначен для приема внешнего сигнала запроса прерывания.

Выход ожидания 23 предназначен для выдачи сигнала ожидания, который активируется, если неактивирован вход готовности 20.

Выход разрешения прерывания 24 предназначен для выдачи сигнала разрешения прерывания, активный уровень которого снимается, если микропроцессор 1 переходит в режим прерывания.

Группа входов 25 предназначена для подключения входного аналого-цифрового преобразователя внешнего по отношению к системе.

Группа выходов 26 предназначена для выдачи управляющих сигналов на управляемое оборудование, а также для управления цифроаналоговым преобразователем.

Группа входов явных логических условий 27 предназначена для приема внешней информации.

Группа выходов контроля входного вектора 28 предназначена для выдачи контрольных точек состояния неявных переменных.

Первый выход контроля 29 предназначен для синхронизации внешних аппаратных средств контроля, принимающих информацию с контрольных точек.

Второй выход контроля 30 предназначен для синхронизации внешних средств контроля.

Выход 31 адреса программы предназначен для выдачи информации о начальном адресе очередной программы управления технологическим оборудованием.

Микропроцессорная система для программного управления технологическим оборудованием работает следующим образом (фиг.1).

1. Обычный режим работы.

В этом режиме микропроцессорная система работает аналогично прототипу. После включения питания тактовый генератор 2 начинает формирователь две неперекрывающиеся тактовые последовательности, которые с его выходов 2.4 и 2.5 подаются на входы 1.4 и 1.5 микропроцессора 1. Стабильность частоты обеспечивается подключением к входам тактового генератора 2.1 и 2.2 кварцевого резонатора. Микропроцессор 1 начинает генерировать выходные сигналы: 1) после подачи сигнала "Сброс" на его вход 1.6, причем предварительно внешний сигнал "Сброс" подается на вход 18 микропроцессорной системы, стробируется в тактовом генераторе 2 и с его выхода 2.6 поступает на соответствующий вход микропроцессора 1; 2) после установления уровня логической "1" на входе готовности 20 микропроцессорной системы, причем с выхода 2.7 тактового генератора 22 стробированный сигнал готовности поступает на вход 1.7 микропроцессора 1. Если же на входе 20 установлен сигнал логического "0", то на выходе 23 устанавливается сигнал логической "1", свидетельствующий о том, что микропроцессор 1 находится в состоянии ожидания.

Микропроцессор 1 выдает слово состоянии на свои выходы/входы данных 1.2 по синхросигналу на выходе 1.8, который поступает на вход 2.3 тактового генератора 2, с выхода 2.8 которого системный строб поступает на вход синхронизации системного контроллера 3. По системному стробу в системный контроллер 3 записывается слово состояния с выходов/входов данных 1.2 микропроцессора 1. По слову состояния и информации на выходах управления 1.3 микропроцессора 1 системный контроллер 3 формирует шину управления 3.2 микропроцессорной системы. Системный контроллер 3 формирует также и шину данных 3.1 микропроцессорной системы и обеспечивает двунаправленную передачу данных по ней. Шину адреса 4.1 микропроцессорной системы по адресным сигналам 1.1 микропроцессора 1 формирует буфер адреса 4. После формирования шин адреса 4.1, данных 3.1 и управления 3.2 микропроцессор начинает чтение и выполнение программы, записанной в постоянной памяти 6 начиная с нулевого адреса (после сброса программный счетчик микропроцессора 1 обнуляется). Дешифратор адреса памяти 5 активирует свой выход 5.1, так как на шине адреса микропроцессорной системы 4.1 выставлен адрес постоянной памяти 6 (после сброса нулевой), а на шине управления 3.2 установлен активный сигнал 3.2.1 чтения памяти, в связи с чем элемент ИЛИ 11 активирует вход разрешения дешифратора адреса памяти 5. Активный уровень на выходе 5.1 дешифратора адреса памяти 5 подключает постоянную память 6 по первому и второму входам разрешения и шинный формирователь памяти 8 по первому входу разрешения через элемент ИЛИ 11. По второму входу разрешения шинный формирователь памяти 8 настраивается на передачу информации с выходов постоянной памяти 6 на шину данных 3.1 микропроцессорной системы, так как активирован выход "Прием" 1.3.1 выходов управления 1.3 микропроцессора 1.

Команды и данные считываются в микропроцессор 1 в соответствие с адресом, выставленном на шине адреса 4.1. Например, может выполняться программа начальной загрузки из внешних запоминающих устройств в оперативную память 7. Как происходит ввод будет пояснено ниже. Для записи информации в оперативную память 7 активируется выход 3.2.2 шины управления 3.2 микропроцессорной системы, и, соответственно, выход 5.2 дешифратора адреса памяти 5, так как на шине адреса 4.1 в этом случае выставляется адрес оперативной памяти 7. Шинный формирователь памяти 8 неактивным уровнем на выходе 1.3.1 выходов управления 1.3 микропроцессора 1 переводится в состояние выдачи информации на шину данных 3.1, которые записываются в оперативную память 7 по адресам, установленным на шине адреса 4.1. При этом вход разрешения оперативной памяти 7 активируется выходом 5.2 дешифратора адреса памяти 5, ее вход записи активируется выходом 3.2.2 шины управления 3.2, а первый вход разрешения шинного формирователя памяти 8 активируется выходом элемента ИЛИ 11.

При чтении оперативной памяти 7 микропроцессорная система работает аналогично, за исключением того, что не активируется выход 3.2.2. шины управления 3.2, активируется выход 3.2.1 шины управления 3.2 и выход 1.3.1 выходов управления 1.3 микропроцессора 1. Информация из оперативной памяти 7 через шинный формирователь памяти 8 считывается на шину данных микропроцессорной системы 3.1, через системный контроллер 3 на выходы/входы 1.7 микропроцессора 1 и в микропроцессор 1 в соответствии с адресами, выставленными на шине адреса 4.1.

Таким образом, выполняется программа, записанная в постоянной 6, либо в оперативной 7 памяти. В том числе выполняется программа управления технологическим оборудованием, стандартный алгоритм которой рассмотрен, например, в работе Алексенко А.Г. Галицына А.А. Иванникова А.Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах. М. Радио и связь, 1984, с.11, 109-110, 129. При необходимости перехода на подпрограммы часть оперативной памяти 7 используется как стек.

Микропроцессорная система вводит данные со своих дискретных информационных входов 25 или выводит данные на свои информационные выходы 26. При вводе/выводе данных активными уровнями сигналов 3.2.3 либо 3.2.4 (ввод или вывод) выход элемента ИЛИ 122 активирует вход разрешения дешифратора адреса устройств ввода/вывода 9, который дешифрирует адрес устройства ввода/вывода, установленный на шине адреса 4.1. При вводе/выводе информации с (на) входов 25 (на входы 26) активируется один из выходов группы выходов 9.1, подключающий один из шинных формирователей ввода/вывода 10 по первому входу разрешения. Режим работы шинных формирователей ввода/вывода 10 определяется информацией на втором входе разрешения, причем при активировании выхода 3.2.4. Шинные формирователи ввода/вывода 10 переводятся в режим ввода с входов 25, в противном случае в режим вывода на выходы 26. Так в том числе может вводится программа с внешних накопителей в оперативную память 7.

Микропроцессорную систему можно перевести в режим прерывания подачей сигнала логической "1" на вход 22, при этом, если прерывания разрешены, снимается сигнал разрешения прерывания с выхода 24. Данный режим в предлагаемой микропроцессорной системе не рассматривается. Микропроцессор 1 переводит выходы адреса 1.1 и выходы/входы данных 1.2 в состояние высокого импеданса, формирует на выходе 1.3.2 сигнал подтверждения захвата, который переводит выходы/входы 3.1 и выходы 3.2 системного контроллера 3 в состояние высокого импеданса, в это же состояние по первому и второму входам разрешения переводятся выходы 4.1 буфера адреса. Режим захвата в данной микропроцессорной системе также не используется.

Микропроцессорная система может вводить информацию с аналоговых датчиков. При этом часть групп входов 25 используется для снятия информации с внешнего АЦП, а часть групп выходов 26 используется для управления ЦАП, в том числе и с целью управления аналоговыми исполнительными органами.

2. Режим реализации дисциплины программно-аппаратной унификации алгоритмов логического управления.

В этом режиме микропроцессорная система выполняет алгоритмы логического управления технологическим оборудованием, структурирование на основе конечно-автоматической модели с заданной глубиной декомпозиции. При этом алгоритм разбивается на заданное число алгоритмов в зависимости от требуемой глубины контроля и разрядности выходов контрольных точек 28. Каждый подалгоритм имеет внутренние ветвления или не имеет ветвлений. Переходы между подалгоритмами описываются конечно-автоматической моделью, например графиком переходов, таблицей переходов. Для описания условий переходов выделяются явные и неявные переменные. Явные переменные представляют собой логические переменные типа "Включено-Выключено", которые описываются уровнями сигналов ("0", "1), вводимых с входов 27 (с дискретных датчиков). Неявные переменные представляют собой предикаты, значения истинности которых могут быть вычислены программно. Эти значения, а также значения явных переменных программно помещаются в соответствующие разряды вектора переменных программы, который реализован группой триггеров 15, каждый триггер которой имеет свой адрес. Адрес триггеров группы 15 дешифрируется дешифратором 5, который возбуждает один из разрядов своей группы выходов 5.3, т.е. обращение к триггерам 15 осуществляется как к ячейкам памяти. В триггеры 15 значения переменных записываются с одного из разрядов шины данных 3.1. Предварительно триггеры 15, регистры 14, 18 обнулены через элемент ИЛИ 16 или сигналами начального сброса с выхода 2.6 генератора 2, или программно при обращении к ячейке памяти по адресу, возбуждающему выход 5.3 n+3 дешифратора 5. Выходы триггеров 15.1-15.n представляют собой контрольные точки 28 вектора переменных программы.

Значения этих переменных могут быть введены в виде слова через шинный формирователь 13, через который вводятся и значения явных переменных 27.

Следует иметь в виду, что при недостаточной разрядности шинного формирователя 13 может быть применена группа шинных формирователей 13 по аналогии с группой 10. При этом выход 5.3 n+1 дешифратора 5 будет представлять собой группу выходов. Один из входов Е1 (выборки кристалла) блока 13 подключен к выходу 5.3 n+1 дешифратора 5 и к выходу синхронизации 29 внешних средств контроля, а второй вход Е2 (управления режимом работы) подключен к выходу чтения памяти шины управления 3.2. Шинный формирователь 13 передает информацию с входов 27 и с выходов триггеров группы 15 и выходов регистра 14 на шину данных 3.1, причем в дальнейшем эта информация используется для программного вычисления адреса (кода адреса, кода состояния) очередного неветвящегося участка алгоритма. Текущий код состояния записан в регистре 14, причем обращение к нему осуществляется как к ячейке памяти при возбуждении выхода 5.3 n+2 дешифратора 5. Информация записывается с шины данных 3.1. Поскольку система может выполнять разные алгоритмы, контролируется текущий номер алгоритма или адрес программы, который записывается в регистр 18 с шины данных 3.1 при возбуждении выхода 5.3 n+4 дешифратора 5. Код адреса программы (алгоритма) выдается на выходы 31 для контроля.

Микропроцессор через шинный формирователь 17 может ввести, например, с целью контроля код адреса программы с выходов регистра 18, при этом возбуждается выход 5.3 n+5 дешифратора 5 и выход чтения памяти шины управления 3.2, информация передается на шину данных 3.1.

Таким образом, при функционировании системы программного управления технологическим оборудованием на выходах контроля выставляется информация, позволяющая судить о правильности ее работы. На выходах 31 устанавливается код адреса программы состояния переменных программы в конкатенации с кодом текущего состояния. Смена состояний может быть зафиксирована по наличию сигнала на выходе 30. Вследствие относительной простоты формирования кода последующего состояния программы контроль может быть осуществлен, например, внешний схемой на основе программирующих логических матриц. При самопроверке системы возможен контроль по явным переменным (входы 27) с использованием диагностической программы ввода и размещения битов в триггеры группы 15. Аналогично может быть осуществлен контроль формирования неявных переменных с использованием внешних ЦАП АЦП. Следовательно, вместе с обычной контрольной информацией, например, о состоянии шин адреса, данных и управления, формируется дополнительная контрольная информация, увеличивающая число контрольных точек, т.е. увеличивается контролепригодность системы. При структурном резервировании эта информация может быть, например, мажоритирована (для 3-х каналов) с формированием номера отказавшего канала.

Рассмотрим пример конкретного выполнения предлагаемой системы для программного управления технологическим оборудованием, реализующий алгоритм управления холодильным оборудованием (фиг.2). Здесь Т_н температура наружного воздуха, Т_o номинальная температура, 31,2 управляемые заслонки воздуха, ПВ привод вентилятора, ДУ1,2 датчики уровня льда, временная выдержка 10 с.

Рассмотрим получение структурированного алгоритма.

Очевидно, что все переменные неявные, т.е. представляют собой предикаты. Временная выдержка (задержка) может быть реализована программно, поэтому для простоты исключим ее из списка переменных (в противном случае необходим внешний таймер и использование его сигнала, например, прерывание как явной переменной). Таким образом, имеется 5 предикатов:
1) X₁ "Т_н <T_o"
2) Х₂ "50% датчиков ДУ2 1 (сработало)"
3) Х₃ "тариф хороший (определение времени суток день/ночь, например, по внешнему таймеру)"
4) Х₄ "50- датчиков ДУ1 1 (сработало)"
5) Х₅ "100% датчиков ДК1 1 (сработало)".

Преобразуем граф-схему алгоритма путем введения вершин выявления значения предикатов и присвоения значений переменным (фиг.3). Для вычисления значения предиката Т_н <Т_o (блок 2 фиг.3) необходима операция алгоритма, а также блоки присвоения значений переменной Х₁ (блоки 3, 4, 5 фиг.5). Таким образом, условно вершине 2 (фиг.2), т.е. неявной переменной X₁, соответствуют блок формирования переменной БФП1 (блоки 2, 3 фиг.3), блок выявления программной переменной ВПП1 (блоки 4, 5 фиг.3). Аналогично вычисляются тарифы (блок 8 фиг.2) ему соответствуют БФП3 (блоки 14, 15 фиг.3), ВПП 3 (блоки 16, 17 фиг. 3). Предикаты "50% ДУ2 1" (блок 6 фиг.2), "50% ДУ1 1" (блок 10 фиг. 2), "100% ДУ1 1" (блок 11 фиг.2) используют буквы переменных состояний дискретных датчиков. Поэтому для их выявлений не требуется дополнительных арифметических операций. В таком случае для присвоения значений переменным Х₂, Х₄, X₅ можно использовать, например, программу вычисления автоматических отображений Р2А (Алексенко А.Г. Галицын А.А. Иванников А.Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах. М. Радио и связь, 1984, с. 11, 109-110, 129) с соответствующим массивом данных для вычисления соответствующих функций

Проведем отметку ГСА (фиг.3) с учетом требуемого выделения неветвящихся участков (С. И.Баранов, В.А.Скляров. Цифровые устройства на программируемых БИС с матрической структурой. М: Радио и связь, 1986, с.269). Дополнительное ограничение в этом случае дуга ГСА не должна входить внутрь выделенного линейного участка. Получим метки Y_o, Y₁, Y₂, Y₃, Y₄. Построим конечно-автоматную модель в виде графы переходов (фиг.4). Табл.6 описывает условия перехода от одного линейного участка к другому и содержит коды состояний программы Y, а также соответствующие им физические начальные адреса неветвящихся участков.

Тогда структурированная программа может быть записана в виде
A Y_o: БФП1, ВПП1, PLA, OUTY, JMP A(PLA);
A Y₁: PLA, OUTY, JMP A(PLA);
A Y₂: ВПП2, PLA, OUTY, JMP A (PLA);
A Y₃: ВПП3, PLA, OUTY, JMP A (PLA);
A Y₄: ВПП4,5, PLA, JMP A(PLA).

Здесь OUT Y выдача кода состояния программы, PLA вычисление кода последующего участка программы, JMP A(PLA) переход по вычисленному адресу, который соответствует полученному коду Y.

Следовательно, получим пять псевдолинейных участков, связь между которыми осуществляется стандартной программой с массивом данных, соответствующих таблице переходов. Эта же программа (PLA) используется для выявления булевых переменных в блоках ВПП2, ВПП4,5 с другими массивами данных.

При работе микропроцессорной системы информация о температуре наружного воздуха вводится с внешнего аналого-цифрового преобразователя (входы 25), при этом часть выходов 26 используется для его управления.

Путем программного сравнения кода температуры с уставкой формируется неявная переменная X₁, значение которой выводится по адресу триггера 15.1. Предварительно регистр 14 и триггеры 15 были обнулены. В случае, если Х₁ 0, то происходит возврат в исходное (фиг.4). Если триггер 15.1 установлен, это свидетельствует о том, что температура ≥ номинальной, поэтому должен произойти переход в очередное состояние (001 на фиг.4), а по синхро-импульсу регистра 14 может быть проконтролирована правильность перехода к очередному участку технологической программы. Переход из состояния 001 к состоянию 010 (фиг. 4) безусловный, поэтому в регистре 14 должна наблюдаться смена независимо от значений переменных в триггерах группы 15.

При нахождении в состоянии 100 (фиг.4) в зависимости от значения переменных Х₄, Х₅ происходит переход в состояние 011 или 000, которые записываются в регистре 14.

На выходах 28 присутствует вектор состояния переменных программы и код текущего состояния вида X₁, X₂, X₃, X₄, X₅, Y₃, Y₂, Y₁. Коду Y₃, Y₂, Y₁ соответствует адрес А начала неветвящегося участка, который может быть, например, записан в постоянной памяти 6.

При реализации другого алгоритма система выдает начальный адрес (код) этого алгоритма на выходы 31, при этом чередование сигналов на выходах 28 будет другим, соответствующим этому новому алгоритму, структурированному аналогично.

Изобретение относится к микропроцессорной технике и может быть использовано в микропроцессорных системах аппаратуры управления технологическим процессом. Сущность изобретения: система содержит микропроцессор 1, тактовый генератор 2, системный контроллер 3, буфер адреса 4, дешифратор адреса памяти 5, постоянную память 6, оперативную память 7, шинный формирователь памяти 8, дешифратор адреса 9 устройств ввода-вывода, шинные формирователи 10.1-10. l ввода-вывода, элементы ИЛИ 11, 12, шинный формирователь 13 входного вектора, регистр 14 кода состояния, группу триггеров явных и неявных логических условий 15.1-15.n, элемент ИЛИ 16, шинный формирователь 17 адреса программы, регистр 18, вход 19 сброса, вход 20 готовности, вход 21 захвата, вход 22 запроса прерывания выхода 23 ожидания, выход 24 разрешения, группу входов 25.1-25.l, группу выходов 26.1-26.l, группу входов 27 явных логических условий, группу выходов 28 контроля входного вектора, выходы 29, 30 контроля, выход 31 адреса программы. 4 ил., 6 табл.

Система для программного управления технологическим оборудованием, содержащая микропроцессор, тактовый генератор, системный контроллер, буфер адреса, дешифратор адреса памяти, постоянную память, оперативную память, шинный формирователь памяти, дешифратор адреса устройств ввода-вывода, шинные формирователи ввода-вывода в количестве, равном количеству групп входных и выходных переменных, три элемента ИЛИ, шинный формирователь входного вектора, регистр кода состояния, первый триггер и шинный формирователь адреса программы, причем первый и второй входы тактового генератора подключены к кварцевому резонатору, третий и четвертый входы тактового генератора являются входами "Готовность" и "Сброс" микропроцессорной системы соответственно, пятый вход тактового генератора подключен к выходу синхронизации микропроцессора, первый и второй выходы тактового генератора подключены к первому и второму тактовым входам микропроцессора, третий и четвертый выходы тактового генератора подключены к входам "Готовность" и "Сброс" микропроцессора соответственно, шестой вход микропроцессора является входом "Запрос прерывания" микропроцессорной системы, пятый выход тактового генератора подключен к входу синхронизации системного контроллера, адресные выходы микропроцессора подключены к входам буфера адреса, выходы-входы данных микропроцессора подключены к входам-выходам данных системного контроллера, выходы управления микропроцессора подключены к входам управления системного контроллера, второй и третий выходы микропроцессора являются выходами разрешения прерывания и ожидания микропроцессорной системы соответственно, выходы буфера адреса являются шиной адреса микропроцессорной системы соответственно, выходы-входы данных системного контроллера являются шиной данных микропроцессорной системы, выходы управления системного контроллера являются шиной управления микропроцессорной системы, информационные входы дешифратора адреса памяти подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса памяти подключен к выходу первого элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Чтение памяти", "Запись в память" соответственно, первый выход дешифратора адреса памяти подключен к первому входу разрешения постоянной памяти, второй выход дешифратора адреса памяти подключен к входу разрешения оперативной памяти, входы-выходы шинного формирователя памяти подключены к шине данных микропроцессорной системы, входы шинного формирователя памяти подключены к выходам оперативной памяти, выходы шинного формирователя памяти подключены к входам данных оперативной памяти, адресные входы постоянной и оперативной памяти подключены к шине адреса микропроцессорной системы, вход записи оперативной памяти подключен к разряду шины управления микропроцессорной системы "Запись в память", информационные входы дешифратора адреса устройств ввода-вывода подключены к шине адреса микропроцессорной системы, вход разрешения дешифратора адреса устройств ввода-вывода подключен к выходу второго элемента ИЛИ, первый и второй входы которого подключены к разрядам шины управления микропроцессорной системы "Ввод из устройства ввода", "Вывод в устройство вывода" соответственно, разряды группы выходов дешифратора адреса устройств ввода-вывода подключены к первым входам разрешения соответствующих шинных формирователей ввода-вывода, второй вход разрешения шинных формирователей ввода-вывода подключен к разряду шины управления "Ввод из устройства ввода", входы-выходы шинных формирователей ввода-вывода подключены к шине данных микропроцессорной системы, группы входов шинных формирователей ввода-вывода являются первой группой информационных входов микропроцессорной системы, а их группы выходов являются первой группой информационных выходов микропроцессорной системы, информационные входы регистра кода состояния подключены к шине данных микропроцессорной системы, а первая группа выходов регистра кода состояния является второй группой информационных выходов контроля входного вектора микропроцессорной системы, информационные входы шинного формирователя входного вектора являются второй группой информационных входов явных логических условий микропроцессорной системы, выход-входы шинных формирователей входного вектора и адреса программы подключены к шине данных микропроцессорной системы, отличающаяся тем, что в нее введены триггеры с второго по n-й, образующие совместно с первым триггером группу из n триггеров явных и неявных логических условий, и регистр, причем первый и второй входы разрешения буфера адреса объединены между собой и соединены с вторыми входами разрешения постоянной памяти и шинного формирователя памяти, первый вход микропроцессора является входом захвата системы, первый вход разрешения шинного формирователя памяти соединен с входом разрешения оперативной памяти, входы-выходы постоянной памяти соединены с шиной данных микропроцессорной системы, информационные входы регистра кода состояния и регистра объединены между собой, выход регистра соединен с информационным входом шинного формирователя адреса программы и является выходом адреса программы системы, вход разрешения второго шинного формирователя адреса программы соединен с шиной управления микропроцессорной системы, каждый из разрядов третьей группы выходов дешифратора адреса памяти соединен с синхровходами соответствующих триггеров явных и неявных логических условий группы, первым входом разрешения шинного формирователя входного вектора, который является первым выходом микропроцессорной системы, первым входом третьего элемента ИЛИ, синхровходом регистра, синхровходом регистра кода состояния, который является вторым выходом контроля микропроцессорной системы, первым входом разрешения шинного формирователя адреса программы, второй вход разрешения шинного формирователя входного вектора подключен к шине адреса микропроцессорной системы, прямые выходы триггеров явных и неявных логических условий группы соединены с информационными входами шинного формирователя входного вектора и являются выходами контроля входного вектора микропроцессорной системы, информационные входы триггеров явных и неявных логических условий группы соединены с шиной данных микропроцессорной системы, третий выход тактового генератора подключен к второму входу третьего элемента ИЛИ, выход которого подключен к входам установки в исходное состояние триггеров явных и неявных логических условий группы, регистра и регистра кода состояния.