УСТРОЙСТВО ДЛЯ ЗАПИСИ-ВОСПРОИЗВЕДЕНИЯ МНОГОКАНАЛЬНОЙ ЦИФРОВОЙ ИНФОРМАЦИИ Российский патент 1998 года по МПК G11B5/09 

Изобретение относится к области приборостроения и может быть использовано в запоминающих устройствах на подвижном носителе, а также устройствах передачи и приема информации.

Известно устройство для записи и воспроизведения многоканальной цифровой информации, содержащее формирователь разрядов построчной и диагональной четности, блок контроля четности воспроизведения информации, формировать корректирующих сигналов, блок обнаружения двойных ошибок, многоканальный ключ, блок сумматоров по модулю 2 [1].

Недостатком такого устройства является высокая избыточность (два дополнительных канала с корректирующими разрядами) и низкая достоверность, поскольку устройство не исправляет многократные ошибки в двух и более разрядах в интервале 2К строк (где К - число информационных каналов). Кроме того, устройство не функционирует, если число входных и выходных каналов не соответствует числу информационных каналов в накопителе.

Наиболее близким по совокупности признаков техническим решением к данному изобретению является устройство для записи-воспроизведения многоканальной цифровой информации, содержащее, в частности, формирователь контрольных разрядов, информационные входы которого соединены с выходами первого коммутатора, а выход подключен к одному входу сумматора по модулю 2, выход которого подключен к информационному входу формирователя корректирующих сигналов, первая группа выходов которого подключена к одной группе входов блока сумматоров по модулю 2, первый блок элементов И, выходы которого подключены к входам накопителя, первый регистр, выходы которого подключены к информационным входам второго блока элементов И, третий блок элементов И, сумматор, одна группа входов которого соединена с первой группой выходов блока управления, первый и второй входы блока управления соединены с выходами синхронизации накопителя и цифрового вычислителя соответственно, первая и вторая шины управления подключены соответственно к управляющему входу формирователя корректирующих сигналов и третьему входу блока управления [2].

Недостатком известного устройства является невысокая достоверность, вызванная возможностью искажения информации в процессе ее коррекции при воспроизведении в случае неблагоприятного сочетания дефектов по стокам и каналам, малое число разрядов в допустимом пакете ошибок по одному каналу, низкое быстродействие, обусловленное последовательной коррекцией пар каналов, а также возможность работы только при условии, когда число информационных каналов накопителя превышает число разрядов в строке входной (выходной) информации.

Задачей изобретения является повышение достоверности записи-воспроизведения, повышение быстродействия и расширение области применения устройства.

Поставленная задача решается тем, что в устройство для записи-воспроизведения многоканальной цифровой информации, содержащее формирователь контрольных разрядов, информационные входы которого соединены с выходами первого коммутатора, в выход подключен к одному входу сумматора по модулю 2, выход которого подключен к информационному входу формирователя корректирующих сигналов, первая группа выходов которого подключена к одной группе входов блока сумматоров по модулю 2, первый блок элементов И, выходы которого подключены к входам накопителя, первый регистр, выходы которого подключены к информационным входам второго блока элементов И, третий блок элементов И, сумматор, одна группа входов которого соединена с первой группой выходов блока управления, первый и второй входы блока управления, первый и второй входы блока управления с выходами синхронизации накопителя и цифрового вычислителя соответственно, первая и вторая шины управления подключены соответственно к управляющему входу формирователя корректирующих сигналов и третьему входу блока управления, введены первый, второй, третий и четвертый блоки памяти, второй, третий, четвертый и пятый регистры, второй, третий и четвертый коммутаторы, блок преобразователей последовательного кода в параллельный, блок преобразователей параллельного кода в последовательный, функциональный преобразователь кодов, третья шина управления, информационные входы второго регистра соединены с выходами цифрового вычислителя, а выходы подключены к первой группе входов первого блока памяти, одна и другая группы выходов которого подключены соответственно к информационным входам третьего регистра и к информационным входам блока преобразования последовательного кода в параллельный, группы информационных входов первого коммутатора соединены с группой выходов третьего регистра, группой выходов второго коммутатора и группами выходов блока преобразователей последовательного кода в параллельный, а выходы первого коммутатора подключены к группе информационных входов третьего коммутатора, один информационный вход которого соединен с выходом формирователя контрольных разрядов, а выходы подключены к информационным входам первого блока элементов И, информационные выходы накопителя подключены к информационным входам четвертого регистра, выходы которого подключены к информационным входам второго коммутатора, один выход и группа выходов которого подключены соответственно к другому входу сумматора по модулю 2 и к одной группе информационных входов четвертого коммутатора, другая группа информационных входов которого соединена с выходами блока сумматоров по модулю 2, а выходы подключены к первой группе входов второго блока памяти, вторая и третья группы выходов формирователя корректирующих сигналов подключены соответственно к второй группе входов второго блока памяти и к информационным входам третьего блока элементов И, выходы которого подключены к выходам функционального преобразователя кодов, выходы которого подключены к другой группе входов сумматора, выходы сумматора подключены к третьей группе входов второго блока памяти, выходы которого подключены к информационным входам пятого регистра и к группам информационных входов блока преобразователей параллельного кода в последовательный, выводы которого подключены к соответствующим информационным входам третьего блока памяти, выходы пятого регистра подключены к другой группе входов блока сумматоров по модулю 2 и к информационным входам четвертого блока памяти, выходы третьего и четвертого блоков памяти подключены к информационным входам первого регистра, выход второго блока элементов И подключены к информационным входам цифрового вычислителя, первая группа выходов блока управления подключена к управляющим входам второго и третьего коммутаторов, вторая, третья и четвертая группы - к группам управляющих входов первого, четвертого и третьего блоков памяти соответственно, третья шина управления подключена к четвертому входу блока управления и управляющему входу первого коммутатора.

Формирователь контрольных разрядов содержит первый и второй боки сумматоров по модулю 2, первый и второй блоки элементов задержки, элемент задержки, одна группа входов первого блока сумматоров по модулю 2 является входами формирователя и соединена соответственно с одной группой входов второго блока сумматоров по модулю 2 и одним входом первого блока элементов задержки, другие входы которого соединены с соответствующими входами второго блока сумматоров по модулю 2, а выходы подключены к другой группе входов первого блока сумматоров по модулю 2, группа выходов первого блока сумматоров по модулю 2 через второй блок элементов задержки подключена соответственно к другой группе входов второго блока сумматоров по модулю 2, а один выход первого блока сумматоров по модулю 2 подключен к входу элемента задержки, выход которого является выходом формирователя контрольных разрядов.

Формирователь корректирующих сигналов содержит три регистра, два счетчика, блок сравнения, три триггера, коммутатор, блок элементов И, блок элементов ИЛИ-НЕ, два дешифратора, четыре элемента И, три элемента ИЛИ, три дифференцирующих элемента, информационный вход первого регистра является информационным входом формирователя и подключен к одному входу первого элемента И, выход которого подключен к информационному входу второго регистра, выходы первого и второго регистров подключены соответственно к первой и второй группам входов блока сравнения, первый и второй выходы которого подключены к первым входам соответственно первого и второго триггеров, выходы которых подключены к входам первого элемента ИЛИ, прямой выход которого через первый дифференцирующий элемент подключен первому входу второго элемента ИЛИ, а инверсный выход через второй дифференциальный элемент подключен к входу сброса третьего регистра, инверсный выход старшего разряда первого регистра подключен к первому входу второго элемента И, выход которого подключен к входу синхронизации первого регистра, прямой выход старшего разряда первого регистра подключен к другому входу первого элемента И и входу сброса первого счетчика, выходы которого подключены к информационным входам третьего регистра и к входам первого дешифратора, выход которого подключен к первому входу третьего элемента И, выход которого подключен к второму входу второго элемента ИЛИ, выход которого подключен к входу сброса первого регистра, один выход второго регистра подключен к первому входу третьего триггера, выход которого через третий дифференцирующий элемент подключен к одному входу блока сравнения, группа выходов второго регистра подключена к входам третьего элемента ИЛИ, прямой выход которого подключен к входу синхронизации третьего регистра, а инверсный выход - к вторым входам первого, третьего триггеров и третьего элемента И, выход второго триггера подключен к входу сброса второго счетчика, выходы которого подключены к входам второго дешифратора, выход которого подключен к второму входу второго триггера, выход первого триггера и другой выход второго регистра подключены к соответствующим входам четвертого элемента И, выход которого подключен к информационному входу коммутатора, управляющие входы которого соединены с выходами третьего регистра, а выходы подключены к группе входов блока элементов И, выходы которого подключены к группе входов блока элементов ИЛИ-НЕ, вход синхронизации второго регистра является входом синхронизации формирователя и подключен к счетным входам первого и второго счетчиков и в второму входу второго элемента И, третий вход второго элемента ИЛИ, один вход блока элементов И и один вход блока элементов ИЛИ являются соответственно первым, вторым и третьим управляющими входами формирователя, выходы блока элементов ИЛИ-НЕ, коммутатора и третьего регистра являются соответственно первой, второй и третьей группой выходов формирователя корректирующих сигналов.

Совокупность вновь введенных блоков и связей между ними не обнаружена ни в одном из известных источников информации и не следует из уровня техники. Следовательно, предложенное техническое решение соответствует изобретательскому уровню.

На фиг. 1 представлен пример формирования контрольных разрядов при записи и размещения информации в накопителе; на фиг. 2 - пример формирования признаков ошибок при воспроизведении информации; на фиг. 3 - структурная схема устройства; на фиг. 4 - выполнение коммутаторов на входе и выходе накопителя для перемещения каналов; на фиг. 5 - структурная схема формирователя контрольных разрядов; на фиг. 6 - структурная схема формирователя корректирующих сигналов; на фиг. 7 - структурная схема блока управления и циклограмма его работы.

На фиг. 1а входная (K+Y)-разрядная информация (K=4, Y=2), размещается в K информационных каналах накопителя, а (K+1)-й (пятый) канал накопителя (фиг. 1б) предназначен для размещения контрольных разрядов векторного кода. Максимальная длина массива исправляемых ошибок равна M строк. Стрелками обозначено направление суммирования информационных разрядов при формировании контрольного разряда при записи информации. После окончания массива информации в контрольном канале продолжается формирование контрольных разрядов в течение .

Устройство на фиг. 3 содержит первый 3, второй 2, третий 4, четвертый 5 и пятый 1 регистры, первый 7, второй 6, третий 9 и четвертый 8 блоки памяти, первый 11, второй 13, третий 12 и четвертый 10 коммутаторы, блок 14 преобразователей последовательного кода в параллельный, блок 15 преобразователей параллельного код в последовательный, формирователь 16 контрольных разрядов, формирователь 17 корректирующих сигналов, сумматор 18 по модулю 2, блок 19 сумматоров по модулю 2, сумматор 20, функциональный преобразователь 21 кодов, первый 22, второй 24 и третий 23 блоки элементов И, блок 25 управления. Выходы блока 24 подключены к входам цифрового вычислителя 26, информационные выходы которого подключены к информационным входам регистра 2. Выходы блока 22 подключены к информационным входам накопителя 27. Шина 28 управления подключена к управляющему входу формирователя 17. а шины 29 и 30 подключены к входам блока 25.

Формирователь 16 контрольных разрядов (фиг. 5) содержит первый 31 и второй 32 блоки сумматоров по модулю 2, первый 33 и второй 34 блоки элементов задержки, элемент 35 задержки. Длительность задержки первого из элементов блока 33 равна M тактов, а в каждом из последующих элементов увеличивается на один такт по сравнению с предыдущим элементом, достигая в последнем элементе этого блока величины M+K-1 тактов. Длительность задержки в каждом из K-1 элементов блока 34 составляет M тактов, а длительность задержки в элементе 35 составляет M+K тактов. Блок 31 содержит K, а блок 32 содержит K-1 двухвходовых сумматоров по модулю 2.

Формирователь 17 корректирующих сигналов на фиг. 6 содержит регистры 36-38 с первого по третий соответственно, первый 39 и второй 40 счетчики, блок 41 сравнения, триггеры 42-44 с первого по третий соответственно, коммутатор 45, блок 46 элементов И, блок 47 элементов ИЛИ-НЕ, первый 48 и второй 490 дешифраторы, элементы 50-53 И с первого по четвертый соответственно, элементы 54-58 ИЛИ с первого по третий соответственно, дифференцирующие элементы 57-59 с первого по третий соответственно.

Блок управления на фиг. 7 содержит элемент ИЛИ 60, счетчики 61, 62 и 63, элемент 64 задержки, логический блок 65, коммутатор 66, 67 и суммматор 68. Входы элемента 60 являются первым и вторым входами блока управления, а выход элемента 60 подключен к информационному входу счетчика 61 и входу элемента 64. Первый и второй входы логического блока 65 являются третьим и четвертым входами блока управления, а остальные входы логического блока 65 соединены с входом и выходом элемента 64 и выходами счетчика 61. Первый и второй выходы логического блока 65 подключены к информационным входам счетчиков 62 и 63 соответственно, выходы сброса которых соединены с третьим и четвертым выходами логического блока 65. Выходы счетчика 61 являются первой группой выходов блока управления и подключены к первой информационной группе входов коммутатора 66. Выходы счетчика 63 подключены к второй информационной группе входов коммутатора 66 и к первой информационной группе входов коммутатора 67. Выходы счетчика 63 подключены к второй информационной группе входов коммутатора 67, выходы которого подключены к первой группе входов сумматора 68, вторая группа входов сумматора 68 соединена с пятым выходом логического блока 65. Выходы коммутаторов 66, 67 и сумматора 68 являются второй, третьей и четвертой группой выходов блока управления соответственно. Выходы логического блока 65 и элемента 64 являются синхронизирующими выходами блока управления (на фиг. 7 не обозначены) и подключены к соответствующим синхронизирующим входам блоков и элементов устройства. Эти связи являются вспомогательными и зависят от типа используемых в устройстве логических элементов, поэтому они не представлены ни в формуле изобретения, ни на чертежах. Одна из возможных реализаций блока 25 управления, в частности логического блока 65 (выполненного, например, в виде блока постоянной памяти), представлена циклограммой на фиг. 7 и по тексту описания работы устройства.

Информационные связи между блоками и элементами устройства описаны ранее в разделе сущность изобретения и представлены в формуле изобретения.

Устройство работает в режиме записи информации из цифрового вычислителя 26 в накопитель 27 с формированием контрольных разрядов векторного кода путем суммирования по модулю 2 информационных разрядов в двух диагональных направлениях, в режиме воспроизведения информации из накопителя 27 в цифровой вычислитель 26 с коррекцией одиночных и пакетов ошибок, в режиме контрольного воспроизведения записанной информации из накопителя 27 без коррекции. Управление режимами работы осуществляется по шинам 28, 29 и 30.

В режиме записи после подачи соответствующего сигнала по шине 29 информации по K+Y каналам построчно поступает с выходов цифрового вычислителя 26 в регистр 2 (например, на S-входы триггеров типа RS). Каждая строка информации сопровождается тактовым импульсом записи ТИЗ (фиг. 7а), поступающим через элемент 60 на входы счетчика 61 и элемента 64. На фиг. 1 информация следует справа налево. Элемент 64 вырабатывают импульсные последовательности а₈. . . а₈, смещенные относительно друга на 1/8 периода ТИЗ, а блок 65 вырабатывает импульсные последовательности 7б...7к.

При нулевом сигнале фиг. 7б через коммутатор 66 на адресные входы блока 7 памяти поступает код счетчика 61 и информация очередной (K+Y)-разрядной входной строки переписывается из регистра 2 в блок 7 по импульсам разрешения, соответствующим сигналам . На информационный вход счетчика 62 поступают с выхода блока 65 импульсы . На каждые K+Y входных строк код счетчика 62 увеличивается на K единиц. При единичном сигнале фиг. 7б коммутатор 66 подключает выходы счетчика 62 к адресным входам блока 7 памяти и информация, соответствующая этому адресу, из блока 7 переписывается в регистр 4 и в блок 14 по импульсам (фиг. 7з).

Блок 14 может быть выполнен в виде Y сдвигающих регистров. При этом на входы регистра 4 поступают K разрядов выходного кода блока 7, а на выходе блока 14 поступают Y разрядов, каждый из которых в блоке 14 преобразуется в K-разрядный параллельный код. Коммутатор 11 при нулевом значении сигнала фиг. 7г пропускает выходной код регистра 4, а при единичном значении пропускает поочередно коды преобразователя 14 в зависимости от нулевых значений управляющих сигналов (фиг. 7д, е). В результате в блоках 7, 4, 14 и 11 каждые K входных строк с числом разрядов K+Y преобразовываются в K+Y строк с числом разрядов K (фиг. 1а). На входы разрешения записи-воспроизведения блока 7 поступают импульсы (фиг. 7ж), которые можно представить логическим выражением .

В блоке 31 формирователя 16 информации выходной строки коммутатора 11 поразрядно суммируется с выходной информацией блока 33 элементов задержки, разряды которой задержаны по отношению к принятой строке на различное количество от до M+K-I тактов (разрядов) в зависимости от номера канала. В блоке 32 выходная информация коммутатора 11 поразрядно суммируется по модулю 2 с выходной информацией блока 34 элемента задержки, все разряды которой смещены на входе блока 32 на один канал по отношению к выходной информации коммутатора 11. Все элементы блока 34 имеют задержку на M тактов (разрядов). На выходе блока 31, подключенном к элементу 35 задержки, путем суммирования по модулю 2 информационных разрядов (как показано стрелками на фиг. 1б) формируется контрольный разряд векторного кода, который через элемент 35 поступает на выход формирователя 16 контрольных разрядов. K разрядов выходной строки коммутатора 11 и контрольный разряд с выхода формирователя 16 поступают на информационные входы коммутатора 12, на управляющие входы которого поступает выходной код счетчика 61.

После каждых выходных строк коммутатора 11 коммутатор 12 переключается на одну позицию (фиг. 4, 7и) и выходная информация коммутатора 12 смещается на один канал по отношению к предыдущему положению. В блоке 22 выходная информация коммутатора 12 стробируется синхроимпульсами а₈ блока 25. В результате на каждой дорожке накопителя 27 поочередно записывается информация всех разрядов выходного кода коммутатора 11 и контрольного разряда. Остальные блоки устройства в режиме записи информации не участвуют.

По окончании массива информации, подлежащего записи, импульсы ТИЗ продолжают поступать до тех пор, пока вся информация из блока 7 не будет переписана в формирователь 16 и не закончится формирование контрольных разрядов векторного кода через
,
тактов после окончания записи информации в формирователь 16 (фиг. 1б).

Если блоки 33, 34 и элемент 35 задержки в формирователе 16 выполнены в виде сдвигающих регистров, то на их тактовые входы в режиме записи информации в накопитель 27 следует подать последовательность а₇c выхода блока 25. Если регистр 2 выполнен в виде RS-триггеров, то на R-входы можно подать последовательность импульсов а₅. Синхроимпульсы а₈ можно использовать в качестве тактовых при записи в накопитель 27.

В режиме воспроизведения после подачи соответствующего сигнала по шине 30 информация вместе с продольными разрядами векторного кода построчно поступает с выхода накопителя 27 в регистр 5. Каждая строка информации сопровождается тактовыми импульсами воспроизведения ТИВ (фиг. 1а, 7а), поступающим через элемент 60 на входы счетчика 61 и элемента 64. Так же, как и в режиме записи, элемент 64 вырабатывает импульсные последовательности а₂. ..а₈, а блок 65 вырабатывает импульсные последовательности 7б...7л, соответствующие режиму воспроизведения. Счетчик 61 производит подсчет количества воспроизведенных строк информации. Коммутатор 13 работает аналогично коммутатору 12 (фиг. 4, 7и). В результате выходная информация накопителя 27 поканально восстанавливается в соответствии с входной информацией коммутатора 12 в режиме записи. K информационных разрядов каждой строки с выхода коммутатора 13 через открытый сигналом по шине 30 коммутатор 11 поступает на выходы формирователя 16. На выходе элемента 35 формирователи 16 в режиме воспроизведения так же, как и в режиме записи, формируются значения контрольного разряда векторного кода путем суммирования по модулю 2 информационных разрядов в двух диагональных направлениях согласно фиг. 1б. Сформированные значения контрольного разряда поступают на один вход сумматора 18, на другой вход которого поступают те же контрольные разряды, воспроизведенные из накопителя 27. При несовпадении контрольных разрядов на выходе сумматора 18 формируется единичный признак ошибки.

При отсутствии ошибок в информационных и контрольном разрядах с выхода сумматора 18 на информационный вход регистра 36 формирователя 17 поступают нулевые сигналы, что приводит к нулевым сигналам в регистрах 36-38 и на выходах формирователя 17, подключенных к входам блоков 19 и 23. Сигналы фиг. 7к, соответствующие а₂а₄а₆, инвертируются на элементах ИЛИ-НЕ блока 47 и поступают на входы разрешения всех элементов памяти блока 6, на входы записи-воспроизведения которых поступают сигналы фиг. 7в, а на адресные входы - выходные сигналы счетчика 61, прошедшие без изменения через сумматор 20. При нулевом сигнале фиг. 7б коммутатор 10 пропускает на информационные входы блока 6 информационные разряды с выходов коммутатора 13. По сигналам а₂ происходит воспроизведение информации из блока 6 по адресу, определяемому кодом счетчика 61, и запись этой информации в регистр 1. По сигналам а₄ по этому же адресу в блок 6 записывается информация регистра 5, поступающая в блок 6 через коммутаторы 13 и 10. При единичном сигнале фиг. 7г производится запись воспроизведенных из блока 6 строк информации в соответствующие регистры блока 15. Запись производится сигналами при единичных значениях сигналов фиг. 7 на управляющих входах этих регистров (например, микросхема типа 1533ИР24). При нулевых значениях сигналов фиг. 7 на управляющих входах эти регистры работают в режиме сдвига и на их выходах формируется последовательный код. Таким образом после записи в регистр 1 первых K из K+Y строк информации в регистры блока 15 параллельным кодом записываются последовательно Y строк информации. Число разрядов в соответствующих регистрах блока 15 выбирают так, чтобы первые разряды выходного последовательного кода блока 15 совпали с первой из последующих K+Y строк на выходах регистра 1.

При таком режиме работы блока 6 его выходная информация оказывается задержанной по отношению к выходной информации накопителя 27 на число, равное числу задействованных адресов в блоке 6, которое обычно выбирают в виде 2^z (где Z - целое число), исходя из максимальной задержки корректирующих сигналов в формирователе 17. При воспроизведении информации из накопителя 27 выходной сигнал блока 65, поступающий на вход сброса, разрешает работу счетчика 62 при коде счетчика 61, превышающим значение 2^z. На счетный вход счетчика 62 поступают сигналы , как и в режиме записи в накопитель 27. При нулевом сигнале фиг. 7б выходной код счетчика 62 через коммутатор 667 поступают на адресные входы блока 8 и по сигналам (фиг. ) происходит запись в блок 8 K выходных строк регистра 1 с числом разрядов K.

Одновременно по тем же адресам и теми же управляющими сигналами в блок 9 записывается K выходных строк блока 15 с числом разрядов Y (по числу выходов блока 15). При этом код с выхода сумматора 68, поступающий на адресные входы блока 9, равен входному коду коммутатора 6, поскольку на другие входы сумматора 68 в это время поступают нулевые сигналы. Код адресов блока 9, куда записаны Y разряды (K+Y) - разрядных строк, поступающих из цифрового вычислителя 26 в режиме записи, превышает на величину K разряды этих строк.

При достижении кодом счетчика 61 определенного значения с входа R счетчика 63 снижается запрет и он начинает счет импульсов а₂. При единичном сигнале фиг. 7б по импульсам производится воспроизведение информации из блоков 8 и 9. В эти моменты к адресным входам блока 8 подключается через коммутатор 67 выходы счетчика 63, а в сумматоре 68 код счетчика 63 суммируется с числом K. В результате в регистр 3 по импульсам а₆ записывается (K+Y) - разрядная строка информации, полностью соответствующая аналогичной строке, поступающей из вычислителя 26 в режиме записи. В блоке 24 производится стробирование информации регистра 3 сигналами а₈ и в цифровой вычислитель 26 поступают без пропусков все строки воспроизведенного массива информации с частотой сигналов а₈. При этом сигналы а₈, совпадающие с сигналом разрешения работы счетчика 63, поступающим на вход R этого счетчика, могут быть использованы в качестве тактовых импульсов выходной информации устройства. Если регистр 5 выполнен в виде RS-триггеров, то сброс этих триггеров можно осуществить сигналами а₅...а₈. Код счетчика 61, по которому снимается запрет со счетчика 63, рассчитывается из условия равенства кодов счетчиков 62 и 63 в момент окончания записи-воспроизведения последней строки информации в блоке 9. Если блоки 33, 34 и элемент 35 задержки в формирователе 16 выполнены в виде сдвигающих регистров, но на их тактовые входы в режиме воспроизведения информации из накопителя 27 следует подать последовательность а₂ с выхода блока 25.

При наличии ошибок в массиве воспроизведенной информации (на фиг. 1а обозначены крестами на информации) на выходе сумматора 18, подключенном к входу регистра 38, формируются единичные признаки ошибок (фиг. 2б), образующиеся при суммировании ошибочного бита сигнала в одном, а потом в другом диагональных направлениях. Каждому ошибочному информационному биту соответствуют два признака ошибок, расстояние в тактах между которыми равно M-I+K_i, где K_i - номер дефектного информационного канала. Выходная информация сумматора 18 последовательным кодом записывается в M-разрядный регистр 36. При заполнении регистра 36 M-разрядным пакетом ошибок его старший разряд устанавливается в 1 (фиг. 2в), элемент И 51 закрывается и запись информации в регистр 36 прекращается. Одновременно снимается запрет с -входа счетчика 39 и он начинает счет импульсов а₂, срабатывая по их срезам. Открывается элемент И 50 для приема в регистр 37 второго пакета признаков ошибок. По первому единичному сигналу этого пакета, записанному в регистр 37, на прямом выходе элемента 56 формируется единичный сигнал (фиг. 2г) и информация счетчика 39 записывается в регистр 38.

Выходная информация сумматора 18, соответствующая второму пакету признаков ошибок, записывается последовательным кодом в регистр 37. После записи M разрядов единичный сигнал с выхода M-разряда регистра 37 устанавливает в "1" триггер 44 (фиг. 2д) и фронтом его выходного сигнала, сформированным элементом 59, опрашивается блок 41 сравнения. При равенстве пакетов признаков ошибок с выходов регистров 36 и 37 выходной сигнал блока 41 устанавливает в "1" триггер 42 (фиг. 2д). По фронту сигнала триггера 42 элементом 57 формируется импульс, устанавливающий в "0" регистр 36 (фиг. 2 в). Счетчик 39 обнуляется, элемент 50 закрывается, прекращая запись информации в регистр 37, и открывается элемент И 51 для приема следующего пакета ошибок в регистр 36. Единичный сигнал триггера 42 открывает элемент 53 и пакет признаков ошибок (корректирующих сигналов) с выхода регистра 37 поступает на один, соответствующий дефектному каналу, выход коммутатора 45 (фиг. 7м). Номер дефектного канала определяется кодом регистра 38, выходы которого подключены к управляющим входам коммутатора 45.

Временное положение пакета корректирующих сигналов на выходах коммутатора 45 по отношению к дефектным строкам определяется номером дефектного канала (разрядка). Так для первого информационного канала пакет корректирующих сигналов на выходах коммутатора 45 задержан по отношению к дефектным строкам на 3M+K тактов, для второго информационного канала на 5M+K+I тактов, для третьего информационного канала - на 7M+K+3 тактов и т.д. Максимальная задержка для информационного K-канала составляет

тактов.

Выходной код регистра 38 стробируется в блоке 23 сигналами (фиг. 7б). Функциональный преобразователь 21 преобразует код номера дефектного канала в код задержки пакета корректирующих сигналов этого канала в формирователе 17 в соответствии с вышеуказанными соотношениями. При единичном сигнале (фиг. 7б) из кода текущего адреса записи-воспроизведения блока 6 (выходной код счетчика 61) в сумматоре 20 вычитается код функционального преобразователя 21. По сформированному адресу воспроизводится из блока 6 дефектная строка по сигналу разрешения и записывается в регистр 1.

В блоке 19 дефектный разряд инвертируется единичным сигналом с выхода коммутатора 45. Скорректированная строка информации через коммутатор 10 поступает на информационные входы блока 6 и один скорректированный разряд записывается по тому же адресу. Сигналы разрешения записи скорректированного разряда (фиг. 7н) формируется в блоке 46 путем стробирования корректирующего сигнала (фиг. 7м) в соответствующем канале (разряде) сигналами а₈. В блоке 47 выходные сигналы блока 46 объединяются с другими сигналами разрешения записи-воспроизведения (фиг. 7к) и после их инвертирования поступают на входы разрешения блока 6. Так происходит коррекция и других дефектных разрядов по одному в каждой строке в одном такте. Если в одной строке несколько дефектов, то их исправление производится последовательно за несколько тактов. Таким образом, к моменту передачи информации из блока 6 в блоки 8 и 9 все исправляемые дефекты будут устранены. Операцию вычитания в сумматоре 20 можно заменить операцией суммирования, выполнив в блоке 21 преобразование номеров каналов в коды, дополнительно указанные ранее.

Коррекция каждого пакета ошибок продолжается до тех пор, пока на выходах регистра 37, подключенных к блоку 41 и элементу 56, содержатся единичные признаки ошибок. При нулевых значениях кода на этих выходах элемент 56 формирует сигнал (фиг. 2г), устанавливающий в "0" триггеры 42 и 43. По срезу выходного сигнала триггера 42 элемент 58 вырабатывает сигнал сброса в "0" регистра 38. При наличии очередного пакета признаков ошибок в регистре 36 процесс коррекции повторяется. Корректирующие сигналы на выходах коммутатора 45 для ошибок, помеченных крестами на фиг. 1, представлены на фиг. 2е, ж, з, и. При наличии корректируемых ошибок на выходе триггера 43 формируются нулевые сигналы.

При наличии ошибок воспроизведения в контрольном канале (фиг. 2б) формируется только один пакет признаков ошибок, который записывается в регистр 36 и по единичному сигналу с выхода его старшего разряда начинает работу счетчик 39. При коде счетчика 39 срабатывает дешифратор 48, выходной сигнал которого через открытый элемент И 52 и элемент 55 сбрасывает регистр 36 (фиг. 2в). Коррекция информации в контрольном канале не производится, наличие ошибки в контрольном канале нигде не обозначается.

При несовпадении пакетов признаков ошибок в регистрах 36 и 37 по сигналу элемента 59 элемент 41 сравнения вырабатывает сигнал, устанавливающий в "1" триггер 43. С R-входа счетчика 40 снимается блокировка, и он начинает подсчитывать импульсы. При коде M счетчика 40 срабатывает дешифратор 49 и устанавливает в "0" триггер 43. По срезу сигнала триггера 43 элемент 57 вырабатывает импульс сброса регистра 36. Устройство готово к приему информации о следующем пакете ошибок. При несовпадении пакетов признаков ошибок триггер 42 находится в нулевом состоянии, элемент 53 закрыт, на выходах коммутатора 45 и блока 46 нулевые сигналы. Коррекция дефектной строки не производится.

При контроле качества записанной в накопитель 27 информации устройство работает в режиме воспроизведения информации, однако ее коррекция не производится. По сигналу шины 28 регистр 36 устанавливается в "0". Триггеры 42-44, счетчики 39-40, регистр 37 находятся в нулевом состоянии. На выходах коммутатора 45 и блока 46 формируются нулевые сигналы. Выходная информация накопителя 27 через регистр 5, коммутаторы 13 и 10 записывается в блок 6, после задержки в котором преобразуется из K-разрядной в (K+Y) - разрядную и поступает в цифровой вычислитель 26, где сравнивается с расчетной информацией.

Разработанное устройство без коммутаторов 12 и 13 позволяет исключить одиночные ошибки или пакеты ошибок в M разрядов по одному из каналов, если бездефектный промежуток не менее M разрядов для первого канала (ближнего к контрольному), M+I разрядов для второго канала, M+2 - для третьего канала, и т. д. Для последнего K- канала бездефектный промежуток не может быть менее M+K-I разрядов. Устройство исключает массивы ошибок в M строк одновременно по всем каналам при бездефектном промежутке между дефектными массивами

строк. Если в предыдущем дефектном массиве отсутствуют ошибки в последних K, K-I. .. каналах, то бездефектный промежуток до следующего дефектного пакета или массива уменьшается до величины:

строк, где L - номер последнего от контрольного дефектного канала.

Введение коммутаторов 12 и 13 позволяет значительно увеличить длину исправляемых пакетов ошибок в одном из каналов. Основным условием исправляемости пакета ошибок при этом является наличие только одного пересечения обобщенного вектора суммирования информационных разрядов при формировании контрольного разряда с развернутым по каналам с помощью коммутаторов 12 и 13 пакетом ошибок. При этом минимальная длина исправляемых ошибок зависит от значений M и K.

Достоинством разработанного устройства является возможность исправления одиночных и пакетов ошибок значительной длины в одном из каналов, исправление ограниченного по длине массива ошибок одновременно по всем каналам при отсутствии эффекта размножения ошибок при коррекции, характерного для сверточных кодов. Для этого необходимо выбрать достаточную длину M сравнительных ошибок. Устройство позволяет работать при числе каналов накопителя, меньшем числа разрядов строки входной информации.

Источники информации
1. Авторское свидетельство СССР N 1383440, G 11 B 27/36, 1988.

2. Авторское свидетельство СССР N 1273992, G 11 B 20/10, 1986.

Изобретение относится к области приборостроения и может быть использовано в запоминающих устройствах на подвижном носителе, а также в устройствах передачи и приема цифровой информации. Устройство содержит регистры, блоки памяти коммутаторы, формирователь контрольных разрядов, формирователь корректирующих сигналов, сумматор по модулю 2, блок сумматоров по модулю 2, сумматор, блок управления, блок преобразования последовательного кода в параллельный, преобразователь параллельного кода в последовательный, функциональный преобразователь кодов, блоки элементов И. Устройство функционирует: в режиме записи из цифрового вычислителя в накопитель с формированием контрольных разрядов векторного кода в одном отдельном канале путем суммирования по модулю 2 информационных разрядов в двух диагональных направлениях, в режиме воспроизведения информации из накопителя в цифровой вычислитель с коррекцией одиночных и пакета ошибок в одном канале, а также ограниченного по длине массива ошибок одновременно по всем каналам при отсутствии эффекта размножения ошибок при коррекции, характерного для сверточных кодов; в режиме контрольного воспроизведения записанной информации из накопителя без коррекции. Устройство позволяет работать при числе каналов накопителя, меньшем числа разрядов строки информации цифрового вычислителя. 2 з.п. ф-лы, 7 ил.

1. Устройство для записи-воспроизведения многоканальной цифровой информации, содержащее формирователь контрольных разрядов, информационные входы которого соединены с выходами первого коммутатора, а выход подключен к одному входу сумматора по модулю 2, выход которого подключен к информационному входу формирователя корректирующих сигналов, первая группа выходов которого подключена к одной группе входов блока сумматоров по модулю 2, первый блок элементов И, выходы которого подключены к входам накопителя, первый регистр, выходы которого подключены к информационным входам второго блока элементов И, третий блок элементов И, сумматор, одна группа входов которого соединена с первой группой выходов блока управления, первый и второй входы блока управления соединены с выходами синхронизации накопителя и цифрового вычислителя соответственно, первая и вторая шины управления подключены соответственно к управляющему входу формирователя корректирующих сигналов и третьему входу блока управления, отличающееся тем, что в него введены первый, второй, третий и четвертый блоки памяти, второй, третий, четвертый и пятый регистры, второй, третий и четвертый коммутаторы, блок преобразователей последовательного кода в параллельный, блок преобразователей параллельного кода в последовательный, функциональный преобразователь кодов, третья шина управления, информационные входы второго регистра соединены с выходами цифрового вычислителя, а выходы подключены к первой группе входов первого блока памяти, одна и другая группы выходов которого подключены соответственно к информационным входам третьего регистра и к информационным входам блока преобразования последовательного кода в параллельный, группы информационных входов первого коммутатора соединены с группой выходов третьего регистра, группой выходов второго коммутатора и группами выходов блока преобразователей последовательного кода в параллельный, а выходы первого коммутатора подключены к группе информационных входов третьего коммутатора, один информационный вход которого соединен с выходом формирователя контрольных разрядов, а выходы подключены к информационным входам первого блока элементов И, информационные выходы накопителя подключены к информационным входам четвертого регистра, выходы которого подключены к информационным входам второго коммутатора, один выход и группа выходов которого подключены соответственно к другому входу сумматора по модулю 2 и к одной группе информационных входов четвертого коммутатора, другая группа информационных входов которого соединена с выходами блока сумматоров по модулю 2, а выходы подключены к первой группе входов второго блока памяти, вторая и третья группы выходов формирователя корректирующих сигналов подключены соответственно к второй группе входов второго блока памяти и к информационным входам третьего блока элементов И, выходы которого подключены к входам функционального преобразователя кодов, выходы которого подключены к другой группе входов сумматора, выходы сумматора подключены к третьей группе входов второго блока памяти, выходы которого подключены к информационным входам пятого регистра и к группам информационных входов блока преобразователей параллельного кода в последовательный, выходы которого подключены к соответствующим информационным входам третьего блока памяти, выходы пятого регистра подключены к другой группе входов блока сумматоров по модулю 2 и к информационным входам четвертого блока памяти, выходы третьего и четвертого блоков памяти подключены к информационным входам первого регистра, выходы второго блока элементов И подключены к информационным входам цифрового вычислителя, первая группа выходов блока управления подключена к управляющим входам второго и третьего коммутаторов, вторая, третья и четвертая группы - к группам управляющих входов первого, четвертого и третьего блоков памяти соответственно, третья шина управления подключена к четвертому входу блока управления и управляющему входу первого коммутатора. 2. Устройство по п.1, отличающееся тем, что формирователь контрольных разрядов содержит первый и второй блоки сумматоров по модулю 2, первый и второй блоки элементов задержки, элемент задержки, одна группа входов первого блока сумматоров по модулю 2 является входами формирователя и соединена соответственно с одной группой входов второго блока сумматоров по модулю 2 и одним входом первого блока элементов задержки, другие входы которого соединены с соответствующими входами второго блока сумматоров по модулю 2, а выходы подключены к другой группе входов первого блока сумматоров по модулю 2, группа выходов первого блока сумматоров по модулю 2 через второй блок элементов задержки подключена соответственно к другой группе входов второго блока сумматоров по модулю 2, а один выход первого блока сумматоров по модулю 2 подключен к входу элемента задержки, выход которого является выходом формирователя контрольных разрядов. 3. Устройство по п.1, отличающееся тем, что формирователь корректирующих сигналов содержит три регистра, два счетчика, блок сравнения, три триггера, коммутатор, блок элементов И, блок элементов ИЛИ - НЕ, два дешифратора, четыре элемента И, три элемента ИЛИ, три дифференцирующих элемента, информационный вход первого регистра является информационным входом формирователя и подключен к одному входу первого элемента И, выход которого подключен к информационному входу второго регистра, выходы первого и второго регистров подключены соответственно к первой и второй группам входов блока сравнения, первый и второй выходы которого подключены к первым входам соответственного первого и второго триггеров, выходы которых подключены к входам первого элемента ИЛИ, прямой выход которого через первый дифференцирующий элемент подключен к первому входу второго элемента ИЛИ, а инверсный выход через второй дифференцирующий элемент подключен к входу сброса третьего регистра, инверсный выход старшего разряда первого регистра подключен к первому входу второго элемента И, выход которого подключен к входу синхронизации первого регистра, прямой выход старшего разряда первого регистра подключен к другому входу первого элемента И и входу сброса первого счетчика, выходы которого подключены к информационным входам третьего регистра и входам первого дешифратора, выход которого подключен к первому входу третьего элемента И, выход которого подключен к второму входу второго элемента ИЛИ, выход которого поключен к входу сброса первого регистра, один выход второго регистра подключен к первому входу третьего триггера, выход которого через третий дифференцирующий элемент подключен к одному входу блока сравнения, группа выходов второго регистра подключена к входам третьего элемента ИЛИ, прямой выход которого подключен к входу синхронизации третьего регистра, а инверсный выход - к вторым входам первого, третьего триггеров и третьего элемента И, выход второго триггера подключен к входу сброса второго счетчика, выходы которого подключены к входам второго дешифратора, выход которого подключен к второму входу второго триггера, выход первого триггера и другой выход второго регистра подключены к соответствующим входам четвертого элемента И, выход которого подключен к информационному входу коммутатора, управляющие входы которого соединены с выходами третьего регистра, а выходы подключены к группе входов блока элементов И, выходы которого подключены к группе входов блока элементов ИЛИ - НЕ, вход синхронизации второго регистра является входом синхронизации формирователя и подключен к счетным входам первого и второго счетчиков и второму входу второго элемента И, третий вход второго элемента ИЛИ, один вход блока элементов И и один вход блока элементов ИЛИ являются соответственно первым, вторым и третьим управляющими входами формирователя, выходы блока элементов ИЛИ - НЕ, коммутатора и третьего регистра являются соответственно первой, второй и третьей группой выходов формирователя корректирующих сигналов.